[發明專利]半導體結構及其形成方法

有效

• 申請號: 201410604149.0
• 申請日: 2014-10-30
• 公開（公告）號: CN105590859B
• 公開（公告）日: 2018-10-16
• 發明（設計）人: 黃敬勇;何其暘
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 應戰;駱蘇華

本發明提供一種半導體結構及其形成方法，所述半導體結構形成方法包括：提供半導體襯底，所述半導體襯底表面形成有若干金屬柵極，所述金屬柵極側壁及未被金屬柵極覆蓋的半導體襯底表面形成有第一介質層，所述第一介質層表面形成有第三介質層；形成覆蓋所述金屬柵極、第一介質層和第三介質層頂面的第二介質層；形成貫穿第二介質層和第三介質層的第一插塞通孔，暴露出第一介質層部分表面；對所述第一插塞通孔進行濕法刻蝕處理，形成第二插塞通孔；刻蝕暴露出的部分第一介質層，直至暴露出半導體襯底部分表面，形成第三插塞通孔。本方法能夠改善第三插塞通孔的形成工藝穩定性，減少后續形成插塞的電阻值異常現象，改善半導體器件性能。

技術領域

本發明涉及半導體制造領域，特別是涉及一種半導體結構及其形成方法。

背景技術

隨著集成電路制造技術的快速發展，半導體器件的技術節點在不斷減小，器件的尺寸也遵循摩爾定律不斷縮小，由半導體器件接近物理極限所帶來的各種工藝困難也相繼出現。在半導體器件的制造中，在半導體襯底上形成MOS晶體管之后，會在其上繼續形成介質層以覆蓋MOS晶體管，并在MOS晶體管的柵極、源極和漏極上方的介質層中通過刻蝕等工藝形成若干開口，暴露出所述柵極、源極和漏極，所述開口稱為插塞通孔(Contact Hole)。在后續的工藝中，在所述插塞通孔中填充例如鎢等的金屬，形成插塞，以實現MOS晶體管與上層互連結構之間的電連接。

隨著半導體器件的尺寸不斷減小，形成所述插塞通孔及插塞的制造工藝也越來越具有挑戰性。隨著MOS晶體管柵極尺寸的縮小，相鄰柵極的間隔距離也在不斷縮小，因此需要對應源極和漏極的插塞尺寸也相應的縮小，避免與柵極意外連接而造成器件失效。而插塞通孔較大的高寬比為制造工藝帶來了困難，在現有技術中，由于插塞通孔較大的高寬比難以穩定控制形成所述插塞通孔的工藝，將造成插塞通孔形貌異常，導致后續形成的插塞電阻值異常或者插塞失效，進一步地造成半導體器件性能不穩定甚至整體失效。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，改善插塞通孔和插塞的形成工藝穩定性，進一步解決插塞電阻值異常甚至插塞失效的問題。

為解決上述問題，本發明提供了一種半導體結構的形成方法，包括：提供半導體襯底，所述半導體襯底表面形成有若干金屬柵極，所述金屬柵極側壁及未被金屬柵極覆蓋的半導體襯底表面形成有第一介質層，所述第一介質層表面形成有第三介質層，所述第三介質層與金屬柵極和第一介質層頂面齊平；形成覆蓋所述金屬柵極、第一介質層和第三介質層頂面的第二介質層；形成貫穿第二介質層和第三介質層的第一插塞通孔，所述第一插塞通孔位于相鄰金屬柵極之間，暴露出第一介質層部分表面；對所述第一插塞通孔進行濕法刻蝕處理，形成第二插塞通孔，所述第二插塞通孔底部尺寸大于第一插塞通孔底部尺寸；在形成第二插塞通孔之后，刻蝕暴露出的部分第一介質層，直至暴露出半導體襯底部分表面，形成第三插塞通孔。

可選的，形成所述金屬柵極、第一介質層和第三介質層的步驟，包括：提供半導體襯底，所述半導體襯底表面形成有偽柵極，所述偽柵極頂面、側面和未被偽柵極覆蓋的半導體襯底表面形成有第一介質層薄膜，所述第一介質層薄膜表面形成有第三介質層薄膜；對所述第三介質層薄膜及第一介質層薄膜進行化學機械拋光，直至暴露出偽柵極頂面；去除所述偽柵極層直至暴露出金屬層表面，形成溝槽；形成填充滿所述溝槽的柵極層。

可選的，所述第三介質層薄膜為氧化硅，形成氧化硅的第三介質層薄膜的工藝為化學氣相沉積，采用硅源氣體和氧源氣體的混合氣體，所述硅源氣體為SiH₄或者正硅酸乙酯，所述氧源氣體為O₂、O₃或者H₂O，混合氣體的壓強為0.1mtorr～100mtorr，混合氣體的激發功率為400W～700W，工藝溫度為450℃～700℃。

可選的，所述去除偽柵極層的工藝為干法刻蝕或者濕法刻蝕。