[發明專利]銅互連結構的制作方法

在審

• 申請號: 201410604127.4
• 申請日: 2014-10-30
• 公開（公告）號: CN105633005A
• 公開（公告）日: 2016-06-01
• 發明（設計）人: 張海洋;胡敏達
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏;駱蘇華

技術領域

本發明涉及半導體領域，尤其涉及一種銅互連結構的制作方法。

背景技術

隨著半導體制造技術的飛速發展，半導體器件為了達到更快的運算速度、 更大的資料存儲量以及更多的功能，半導體芯片向更高集成度方向發展。而 半導體芯片的集成度越高，半導體器件的特征尺寸(CriticalDimension，CD) 越小。相應的，半導體芯片中的互連結構尺寸也不斷減小。

隨著特征尺寸的逐漸減小，金屬互連結構的RC延遲對器件運行速度的影 響越來越明顯，如何減小RC延遲是本領域技術人員研究的熱點問題之一。對 此，現在技術已經采用的一種方法是將鋁金屬層替換為銅金屬層，降低金屬 層串聯電阻。

現有技術中的一種銅互連結構的制作方法包括：

參考圖1，提供基底100，所述基底100中形成有半導體元件(圖未示)。 在基底100上形成介質層101，在所述介質層101上形成圖形化的掩膜層102， 所述圖形化的掩膜層102定義介質層101內通孔的位置與大小。

接著，以圖形化的掩膜層102為掩膜刻蝕介質層101，在介質層101內形成 通孔103，通孔103的底部露出基底100中的半導體元件。

結合參考圖2和圖3，采用化學氣相沉積的方法在所述通孔103內填充銅層 104，銅層104高于掩膜層102。

參考圖4，采用化學機械研磨的方法將高于掩膜層102的銅層104去除，形 成與基底上的半導體元件相連的銅插塞106。

采用現有技術的方法形成的銅插塞的成本高，形成的銅插塞的性能較差。

發明內容

本發明解決的問題是采用現有技術的方法形成的銅插塞的成本高，形成 的銅插塞的性能較差。

為解決上述問題，本發明提供一種互連結構的制作方法，包括：

提供基底；

在所述基底上形成介質層；

在所述介質層上形成掩膜層，所述掩膜層內具有貫穿自身厚度的開口；

沿所述開口刻蝕所述介質層，在所述介質層內形成通孔，所述通孔的底 部露出所述基底；

采用銅自流工藝在所述通孔內填充滿銅層，所述銅層高于所述掩膜層；

去除高于所述掩膜層的銅層，形成銅插塞。

可選的，所述銅層為純銅層、銅釩合金層、銅鈮合金層、銅鈀合金層中 的一層或疊層。

可選的，所述銅自流工藝的條件包括：所述銅自流工藝的溫度范圍為30℃ ～400℃，所述銅自流工藝的真空壓力范圍為小于等于10^-6Torr，所述銅自流工 藝的時間為20min～40min。

可選的，所述銅層的表面還具有凹槽，所述凹槽的底部高于所述掩膜層， 去除高于所述掩膜層的銅層的步驟包括：

在所述銅層上形成填充層，所述填充層填充滿所述凹槽；

采用干法刻蝕的方法去除所述填充層和高于所述掩膜層的銅層，使所述 銅層與所述掩膜層表面齊平。

可選的，所述銅層的表面還具有凹槽，所述凹槽的底部高于所述掩膜層， 去除高于所述掩膜層的銅層的步驟包括：

在所述銅層上形成填充層，所述填充層填充滿所述凹槽；

采用干法刻蝕的方法去除部分厚度銅層及全部填充層，使所述凹槽的高 度降低；

繼續多次依次重復所述填充及所述干法刻蝕的步驟，直到所述凹槽全部 去除；

所述凹槽被全部去除后，采用干法刻蝕的方法將高于所述掩膜層的剩余 銅層去除，使銅層與所述掩膜層表面齊平。

可選的，所述填充層材料為聚合物和氧化物。

可選的，形成所述聚合物為含氟聚合物。

可選的，形成所述填充層材料為聚合物時，形成所述填充層的方法為沉 積。

可選的，形成所述填充層材料為氧化物時，形成所述填充層的方法為旋 涂。

可選的，所述干法刻蝕的具體工藝條件包括：干法刻蝕壓力為 5～100mTorr；干法刻蝕功率為100～1000W；干法刻蝕的偏置電壓為0～500V；干 法刻蝕的溫度為-100～50℃；干法刻蝕氣體包括H₂和Ar，所述H₂的流量為 10～500sccm；所述Ar的流量為100～1000sccm。

與現有技術相比，本發明的技術方案具有以下優點：