[發明專利]晶體管的形成方法

有效

• 申請號: 201410599013.5
• 申請日: 2014-10-30
• 公開（公告）號: CN105551958B
• 公開（公告）日: 2019-07-02
• 發明（設計）人: 趙杰
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 應戰;駱蘇華

一種晶體管的形成方法，包括：提供的襯底包括基底、位于基底表面的鰭部、以及位于基底表面的隔離層，所述隔離層覆蓋部分鰭部的側壁表面，且所述隔離層的表面低于所述鰭部的頂部表面；形成柵極層、掩膜層和保護層，所述柵極層橫跨在所述鰭部上，且所述柵極層位于部分隔離層表面、以及鰭部的側壁和頂部表面，所述掩膜層位于所述柵極層的頂部表面，所述柵極層包括第一側壁和第二側壁，所述第一側壁平行于所述鰭部的長度方向，所述第二側壁垂直于所述鰭部的長度方向，所述保護層位于所述第一側壁靠近頂部的部分表面；在所述保護層表面以及柵極層的側壁形成側墻；在所述側墻和柵極層兩側的鰭部內形成應力層。所形成的晶體管形貌良好、性能改善。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種晶體管的形成方法。

背景技術

隨著半導體制造技術的飛速發展，半導體器件正朝著更高的元件密度以及更高的集成度的方向發展。晶體管作為最基本的半導體器件目前正被廣泛應用，因此隨著半導體器件的元件密度和集成度的提高，晶體管的柵極尺寸變得比以往更短。然而，晶體管的柵極尺寸變短會使晶體管產生短溝道效應，進而產生漏電流，最終影響半導體器件的電學性能。目前，現有技術主要通過提高載流子遷移率來提高半導體器件性能。當載流子的遷移率提高，晶體管的驅動電流提高，則晶體管中的漏電流減少，而提高載流子遷移率的一個關鍵要素是提高晶體管溝道區中的應力，因此提高晶體管溝道區的應力可以極大地提高晶體管的性能。

現有技術提高晶體管溝道區應力的一種方法為：在晶體管的源區和漏區形成應力層。其中，PMOS晶體管的應力層材料為硅鍺(SiGe)，由于硅鍺和硅具有相同的晶格結構，即“金剛石”結構，而且在室溫下，硅鍺的晶格常數大于硅的晶格常數，因此硅和硅鍺之間存在晶格失配，使應力層能夠向溝道區提供壓應力，從而提高PMOS晶體管溝道區的載流子遷移率性能。相應地，NMOS晶體管的應力層材料為碳化硅(SiC)，由于在室溫下，碳化硅的晶格常數小于硅的晶格常數，因此硅和碳化硅之間存在晶格失配，能夠向溝道區提供拉應力，從而提高NMOS晶體管的性能。

然而，對于現有的在源區和漏區形成有應力層的晶體管，所形成的晶體管形貌不良、性能不穩定。

發明內容

本發明解決的問題是提供一種晶體管的形成方法，所形成的晶體管形貌良好、性能改善。

為解決上述問題，本發明提供一種晶體管的形成方法，包括：提供襯底，所述襯底包括基底、位于基底表面的鰭部、以及位于基底表面的隔離層，所述隔離層覆蓋部分鰭部的側壁表面，且所述隔離層的表面低于所述鰭部的頂部表面；形成柵極層、掩膜層和保護層，所述柵極層橫跨在所述鰭部上，且所述柵極層位于部分隔離層表面、以及鰭部的側壁和頂部表面，所述掩膜層位于所述柵極層的頂部表面，所述柵極層包括第一側壁和第二側壁，所述第一側壁平行于所述鰭部的長度方向，所述第二側壁垂直于所述鰭部的長度方向，所述保護層位于所述第一側壁靠近頂部的部分表面；在所述保護層表面以及柵極層的側壁形成側墻；在所述側墻和柵極層兩側的鰭部內形成應力層。

可選的，還包括：所述保護層完全覆蓋所述柵極層的第一側壁表面。

可選的，所述柵極層和保護層的形成方法包括：在隔離層和鰭部表面形成柵極膜；在所述柵極膜表面形成初始掩膜層，所述鰭部投影于基底表面的圖形在所述初始掩膜層投影于基底表面圖形的范圍內；以所述初始掩膜層為掩膜，刻蝕所述柵極膜直至暴露出隔離層表面為止，形成初始柵極層；對所述初始柵極層的側壁進行減薄，使所述初始柵極層的側壁相對于初始掩膜層的側壁凹陷；在對所述初始柵極層的側壁進行減薄之后，在所述初始柵極層的側壁表面形成保護層；在形成所述保護層之后，對所述初始掩膜層和初始柵極層進行刻蝕，直至暴露出部分鰭部的頂部和側壁表面、以及隔離層表面為止，形成所述柵極層和掩膜層。

可選的，形成所述保護層的工藝包括：在所述隔離層表面、初始柵極層的側壁表面以及初始掩膜層表面形成保護膜；回刻蝕所述保護膜直至暴露出所述初始掩膜層的頂部表面以及隔離層表面為止，形成所述保護層。