[發明專利]具有預測判決反饋均衡的接收機和包括該接收機的顯示器

有效

• 申請號: 201410592647.8
• 申請日: 2014-10-29
• 公開（公告）號: CN104601503B
• 公開（公告）日: 2019-12-20
• 發明（設計）人: 穆罕默德·赫克馬特;阿米爾·阿米爾查尼
• 申請（專利權）人: 三星顯示有限公司
• 主分類號: H04L25/03
• 分類號: H04L25/03
• 代理公司: 11286 北京銘碩知識產權代理有限公司
• 代理人: 魯恭誠;劉燦強

提供了一種使用一個或更多個場效應晶體管(FET)的本體偏置以提供用于預測抽頭的補償的預測判決反饋均衡器。在一個實施例中，預測判決反饋均衡器的預測抽頭包括由按照差分放大器結構的兩個FET構成的差分放大器，且一個或兩個FET的本體偏置被控制以在差分放大器中提供補償。在一個實施例中，驅動DAC電阻器的電流DAC被用于提供本體偏置電壓，且包括形成最大可能DAC輸出電壓的復制電路的反饋電路被用于控制電流DAC的電流源的偏置。

本申請要求于2013年10月31日提交的名稱為“BODY-BIASED SLICER DESIGN FORPREDICTIVE DECISION FEEDBACK EQUALIZERS(用于預測判決反饋均衡器的本體偏置的限制器設計)”的第61/898,421號美國臨時申請和于2014年7月24日提交的第14/340,463號美國專利申請的優先權和權益，所述申請的全部內容通過引用包含于此。

技術領域

下面的描述涉及在非理想(例如，有損)信道上的數字數據的發送，更具體地講，涉及一種用于減輕由通過非理想信道發送而導致的碼間干擾的預測判決反饋均衡器。

背景技術

高速數字數據鏈路會受到碼間干擾的影響，尤其在損耗、反射或其他缺陷存在于發送信道的情況下。碼間干擾可具有這樣的影響：在給定時鐘周期期間接收的信號是在發送機處在相應時鐘周期期間發送的位以及在多個在前時鐘周期期間發送的位的線性組合。可使用被稱為判決反饋均衡(DFE)的技術來減輕碼間干擾的影響，判決反饋均衡涉及校正在每個時鐘周期期間在采樣點接收的具有在多個在前時鐘周期期間接收的位的線性組合的信號。

可使用被稱為預測判決反饋均衡(預測DFE，還可被稱為推測DFE或循環展開DFE)的技術來產生來自被稱為第一抽頭的直接在前接收位的貢獻，其中計算兩個校正項，一個校正項與在直接在前接收位中接收的1對應，另一個校正項與在直接在前接收位中接收的0對應；一旦在直接在前時鐘周期上接收的位的二進制值可用，就接著使用復用器(MUX)來選擇這兩個校正項中的合適的一個。

具體地，電流數模轉換器(DAC)可被用于在用于對接收的信號進行采樣的鐘控比較器內將電流加到可被實施為差分對的比較器的輸出電流。加到輸出的電流有效地實現具有適當的比例因子的在前位。這個方法具有諸多缺點。DAC消耗電能，且因為DAC表現出電容性負載，所以DAC限制電路的速度。

因此，存在對以可接受的功耗獲得提高的速度的預測反饋均衡系統的需求。

發明內容

在預測判決反饋均衡器中，一個或更多個場效應晶體管(FET)的本體偏置被用于提供用于預測抽頭的補償。在一個實施例中，預測判決反饋均衡器的預測抽頭包括由按照差分放大器結構的兩個FET構成的差分放大器，且控制一個或兩個場效應晶體管(FET)的本體偏置以在差分放大器中提供補償。在一個實施例中，驅動DAC電阻器的電流DAC被用于提供本體偏置電壓，包括形成最大可能DAC輸出電壓的復制電路的反饋電路被用于控制電流DAC的電流源的偏置。

根據本發明的實施例，提供了一種具有預測判決反饋均衡的接收機，所述接收機包括：第一差分放大器，包括第一場效應晶體管(FET)和第二FET，第一FET和第二FET以差分對的結構連接；以及電壓模式數模轉換器(DAC)，包括第一DAC輸出，第一DAC輸出連接到第一FET的體端子；以及DAC電壓限制電路，連接到DAC。

在一個實施例中，DAC包括DAC電阻器、多個支路和偏置控制輸入；DAC電壓限制電路包括連接到第一差分放大器的公共節點的參考電壓輸入以及具有復制電壓輸出的復制電路，復制電路包括DAC的所述多個支路中的支路的成比例復制。

在一個實施例中，DAC的所述多個支路中的每個包括支路電流源。