[發明專利]半導體集成電路

有效

• 申請號: 201410583551.5
• 申請日: 2010-09-09
• 公開（公告）號: CN104375970B
• 公開（公告）日: 2017-08-29
• 發明（設計）人: 光明雅泰;飯塚洋一
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: G06F13/40
• 分類號: G06F13/40;G11C7/10;H03K19/00
• 代理公司: 中原信達知識產權代理有限責任公司11219
• 代理人: 李蘭,孫志湧

本申請是分案申請，原案的國家申請號為201010282293.9，申請日為2010年9月9日，發明名稱為“半導體集成電路”。

引用合并

本申請基于并且要求2009年9月9日提交的日本專利申請No.2009-207627的優選權的權益，其全部公開內容通過引用合并于此。

技術領域

本發明涉及半導體集成電路，并且更具體地，涉及適合于電源噪聲降低的半導體集成電路。

背景技術

在半導體集成電路中，已經存在下述問題：當在用于在數據發送電路和數據接收電路之間的數據傳輸的多條信號線上出現電源噪聲時，不能準確地執行在數據發送電路和數據接收電路之間的數據傳輸。

因此，已經提供了例如ODT(片上終端)技術的對策來降低用于數據接收電路的數據接收的信號線上的電源噪聲(JEDEC標準，DDR2SDRAM規范JESD79-2E(JESD79-2D版本)，2008年4月，JEDEC固態技術協會)。

發明內容

在現有技術中，已經提供了諸如ODT功能的對策來降低影響數據接收電路的電源噪聲。然而，現有技術沒有提供用于降低影響數據發送電路的電源噪聲的對策。通常，數據發送電路包括諸如用于發送數據的三態緩沖器之類的數據輸出電路。數據發送電路基于控制信號來控制數據輸出電路是否輸出數據。

換言之，在數據輸出電路中，基于控制信號來切換其中數據輸出電路輸出數據的數據發送模式和其中數據輸出電路的輸出被設定成高阻抗狀態(HiZ)的高阻抗模式(HiZ模式)。數據發送電路控制數據輸出電路以使其在發送數據時處于數據發送模式，并且在不發送數據時處于HiZ模式。

在將模式從HiZ模式切換成數據發送模式時的時間與數據輸出電路開始輸出下一個數據時的時間之間的時段期間，數據輸出電路輸出在最后的數據發送模式下由數據輸出電路輸出的最后數據。在該情況下，針對信號線設置的數據輸出電路可以輸出其電壓電平是H或者L電平的偏置數據。

更具體地，在與信號線相對應的IO區域(例如，IO緩沖器)被彼此相鄰地布置的情況下，在從HiZ模式開始的同時當數據輸出電路開始輸出具有相同電勢的數據時，在每個信號線上出現的電源噪聲被放大。因此，本發明人已經發現了現有技術中的問題，如上所述，數據發送電路不能準確地發送數據。

本發明的示例性方面是半導體集成電路，包括：

數據發送電路，該數據發送電路通過多條信號線并行地發送傳輸數據；以及

數據接收電路，該數據接收電路接收該傳輸數據，其中，該數據發送電路包括：

多個數據輸出電路，該多個數據輸出電路在數據發送模式下輸出傳輸數據，或者在高阻抗模式下將輸出設定成高阻抗狀態，所述多個數據輸出電路中的每一個數據輸出電路是針對所述多條信號線中的相應一條信號線被設置的；

多個數據選擇電路，該多個數據選擇電路選擇傳輸數據和預先設定的固定數據中的一個，并且將所選擇的數據輸出到相應的數據輸出電路；以及

控制電路，在將模式從高阻抗模式切換成數據發送模式時的時間與數據輸出電路開始輸出傳輸數據時的時間之間的時段期間，該控制電路控制數據輸出電路來輸出固定數據。

通過上述電路結構，能夠通過降低電源噪聲的放大來準確地發送數據。

根據本發明的示例性方面，能夠提供能夠準確地發送數據的半導體集成電路。

附圖說明

結合附圖從特定示例性實施例的以下描述中，以上和其它示例性方面、優點和特征將更加明顯，在附圖中：

圖1圖示了根據本發明的第一示例性實施例的半導體集成電路；

圖2圖示了根據本發明的第一示例性實施例的半導體集成電路；

圖3圖示了根據本發明的第一示例性實施例的半導體集成電路的布局；以及

圖4是描繪根據本發明的第一示例性實施例的半導體集成電路的操作的時序圖。

具體實施方式

在下面參考附圖來詳細地描述本發明的具體示例性實施例。在附圖中用相同的附圖標記來表示相同的組件，并且為了解釋的清楚，適當地省略重復的解釋。

[第一示例性實施例]