[發明專利]一種加載信號調理電路的多道脈沖幅度分析器

無效

• 申請號: 201410574455.4
• 申請日: 2014-10-24
• 公開（公告）號: CN104375162A
• 公開（公告）日: 2015-02-25
• 發明（設計）人: 徐花;張靜雅
• 申請（專利權）人: 蘇州德魯森自動化系統有限公司
• 主分類號: G01T1/36
• 分類號: G01T1/36
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 許方

1.一種加載信號調理電路的多道脈沖幅度分析器，其特征在于：包括探測器、信號調理電路、單端轉差分電路、高速ADC、差分時鐘電路、FPGA、低電壓差分數據接口、數據處理終端；

所述探測器、信號調理電路、單端轉差分電路、高速ADC、FPGA和數據處理終端依次相連，所述高速ADC還與差分時鐘電路相連；所述FPGA還與低電壓差分數據接口相連；

所述FPGA內部設有數據緩沖模塊、數字核脈沖處理模塊、S形加減速模塊、數字積分插補模塊、梯形加減速模塊，數據緩沖模塊、數字核脈沖處理模塊、數字積分插補模塊、梯形加減速模塊依次相連，所述數字積分插補模塊還與S形加減速模塊相連接；

所述探測器輸出的核脈沖信號經過信號調理電路進行調理后，經過單端轉差分電路，由采樣率為65MHz的高速ADC經由FPGA的控制下進行模數轉換，將核脈沖轉換為數字信號，轉換為數字信號的核脈沖信號經過FPGA內部的數字核脈沖處理模塊、S形加減速模塊、數字積分插補模塊、梯形加減速模塊的依次處理后發送到數據處理終端；

所述信號調理電路包括第一至第五電阻，第一和第二電容，第一至第三比較器，其中，輸入端和第一電阻的一端相連，第一電阻的另一端分別和第一電容的一端第二電阻的一端相連，第二電阻的另一端和第一比較器的正輸入端相連接，第一電容的另一端分別和第一比較器的輸出端、第三電阻的一端相連接，第一比較器的負輸入端經過第二電容接地，第三電阻的另一端和第二比較器的正輸入端相連，第二比較器的負輸入端經過第四電阻接地并且還和第五電阻的一端相連，第五電阻的另一端分別和第二比較器的輸出端、第三比較器的正輸入端相連接，第三比較器的負輸入端和第三比較器的輸出端相連接。

2.如權利要求1所述的一種加載信號調理電路的多道脈沖幅度分析器，其特征在于：所述低電壓差分數據接口型號為LVDS或RS485。

3.如權利要求1所述的一種加載信號調理電路的多道脈沖幅度分析器，其特征在于：所述FPGA通過485接口與數據處理終端相連。

4.如權利要求3所述的一種加載信號調理電路的多道脈沖幅度分析器，其特征在于：所述FPGA的芯片型號為EP3C40。

5.如權利要求1所述的一種加載信號調理電路的多道脈沖幅度分析器，其特征在于：還包括電源模塊，所述電源模塊為現行穩壓電源或開關穩壓電源。