[發(fā)明專利]一種基于過采樣結構的改進型時鐘數(shù)據(jù)信號恢復電路

在審

• 申請?zhí)枺?/td>: 201410570890.X
• 申請日: 2014-10-22
• 公開（公告）號: CN105591649A
• 公開（公告）日: 2016-05-18
• 發(fā)明（設計）人: 易晶晶;邵屹峰;王岳;劉明
• 申請（專利權）人: 京微雅格（北京）科技有限公司
• 主分類號: H03L7/099
• 分類號: H03L7/099
• 代理公司: 北京億騰知識產(chǎn)權代理事務所 11309
• 代理人: 陳霽

技術領域

本發(fā)明涉及數(shù)字通信領域，尤其涉及一種基于過采樣結構(Oversampling) 的改進型時鐘數(shù)據(jù)信號恢復電路。

背景技術

本發(fā)明涉及數(shù)字通信領域，串行接口常用于芯片至芯片和電路板至電路 板之間的數(shù)據(jù)信號傳輸。隨著系統(tǒng)帶寬不斷增加，并行接口已經(jīng)被高速串行 鏈接，或串行器/并行器(SERializer/DESerializer，SERDES)所取代。

其核心部分為時鐘數(shù)據(jù)信號恢復(ClockDataRecovery，CDR)電路的設 計。時鐘數(shù)據(jù)信號恢復電路主要完成兩個工作，一個是時鐘恢復，一個是數(shù) 據(jù)信號重定時，也就是數(shù)據(jù)信號的恢復。時鐘恢復主要是從接收到的非歸零 (non-return-to-zero，NRZ)碼中，將嵌入在數(shù)據(jù)信號中的時鐘信息提取出來， 數(shù)據(jù)信號恢復指用提取出來的時鐘對數(shù)據(jù)信號進行采樣，完成數(shù)據(jù)信號的接 收。

CDR電路一般根據(jù)接收端輸入數(shù)據(jù)信號和本地時鐘的關系進行分類。常 見的CDR拓撲結構可分為如下的三大類：

(1)采用反饋相位跟蹤結構。如鎖相環(huán)(PhaseLockedLoop，PLL)，延遲 鎖相環(huán)(DelayLockedLoop，DLL)，相位插值器(PhaseInterpolator，PI) 和注入鎖定(InjectionLocked，IL)結構的CDR。

(2)無反饋的基于過采樣結構的CDR。

(3)采用相位同步但沒有相位跟蹤環(huán)路的CDR，如基于門控振蕩器 (GatedOscillator)和高品質(zhì)因數(shù)(qualityfactor，Q)帶通濾波結構的CDR。

過采樣法就是用高于被采樣信號速率N倍的采樣速率在一個數(shù)據(jù)信號位 寬度內(nèi)采樣多次，然后再根據(jù)某種判決算法從多次采樣的數(shù)據(jù)信號中恢復出 正確的時鐘和數(shù)據(jù)信號的方法，即通過隨機的等距離多次采樣來獲得額外的 數(shù)據(jù)信號信息，并對這些數(shù)據(jù)信號信息做進一步處理的方法。

現(xiàn)有技術中的無反饋的基于過采樣結構的CDR電路，如圖1所示，一般 只適用于低速數(shù)據(jù)信號傳輸，在傳輸速率到達一定速度后，高于傳輸速率N 倍的采樣時鐘將非常難以獲得。并且，在過采樣電路中，多相數(shù)據(jù)信號采樣 器與鑒相器的工作頻率為N倍的數(shù)據(jù)信號傳輸速率，這種高頻的工作環(huán)境對 于電路的性能要求非常高，時序要求苛刻，邏輯布局布線嚴格，對電路實現(xiàn) 工藝要求高，設計成本也非常大。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種基于過采樣結構的改進型時鐘數(shù)據(jù)信號恢復電 路，通過增加電路面積的方式，獲得了降低電路工作最高頻率的效果；并且， 通過DLL電路對采樣時鐘及輸入數(shù)據(jù)信號進行延遲的方法，大大降低了PLL 設計電路的難度，提高了數(shù)據(jù)信號傳輸?shù)乃俾省?

第一方面，本發(fā)明實施例一提供了一種基于過采樣結構的改進型時鐘數(shù) 據(jù)信號恢復電路，所述電路包括：

鎖相環(huán)，第一延遲鎖相環(huán)組，多相數(shù)據(jù)信號采集器組，第二延遲鎖相環(huán) 組，以及鑒相器；

所述鎖相環(huán)的輸入端接收外部輸入的第一時鐘信號；將所述第一時鐘信 號的頻率降低為原來的二分之一，獲取第二時鐘信號；

所述鎖相環(huán)的輸出端連接所述第一延遲鎖相環(huán)組，用于將所述第二時鐘 信號輸入到所述第一延遲鎖相環(huán)組的第一延遲鎖相環(huán)中；其中，所述第一延 遲鎖相環(huán)組包括n個級聯(lián)的延遲鎖相環(huán)；

所述第一延遲鎖相環(huán)組中第a個延遲鎖相環(huán)延遲360°×(a-1)/n相位后，輸 出所述第二時鐘信號；

所述多相數(shù)據(jù)信號采集器組包括m個多相數(shù)據(jù)信號采集器；

所述第一延遲鎖相環(huán)組中第a個延遲鎖相環(huán)，將延遲360°×(a-1)/n相位后 的第二時鐘信號，分別輸出到多相數(shù)據(jù)信號采集器組中m個多相數(shù)據(jù)信號采 集器對應的第a個輸入端口；

所述多相數(shù)據(jù)信號采集器組中的第一多相數(shù)據(jù)信號采集器接收外部輸入 的數(shù)據(jù)信號；

所述第二延遲鎖相環(huán)組包括m-1個延遲鎖相環(huán)；

所述多相數(shù)據(jù)信號采集器組中第b個多相數(shù)據(jù)信號采集器與第b+1個多 相數(shù)據(jù)信號采集器之間，通過所述第二延遲鎖相環(huán)組中的第b個延遲鎖相環(huán) 連接；