[發(fā)明專利]基于多核處理器芯片的數(shù)據(jù)處理方法、裝置以及系統(tǒng)

在審

• 申請?zhí)枺?/td>: 201410563717.7
• 申請日: 2014-10-21
• 公開（公告）號: CN105589829A
• 公開（公告）日: 2016-05-18
• 發(fā)明（設(shè)計）人: 張悠慧;李艷華;宋昆鵬;王元鋼
• 申請（專利權(quán)）人: 華為技術(shù)有限公司;清華大學(xué)
• 主分類號: G06F15/16
• 分類號: G06F15/16
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本發(fā)明涉及計算機技術(shù)領(lǐng)域，尤其涉及基于多核處理器芯片的數(shù)據(jù)處理 方法、裝置以及系統(tǒng)。

背景技術(shù)

隨著計算機體系結(jié)構(gòu)技術(shù)的發(fā)展，處理器芯片上集成多核(Multi-Core) 乃至眾核(ManyCore)的架構(gòu)逐漸成為主流，這類架構(gòu)的芯片被稱為多核 處理器芯片，也被稱為片上多核(ChipMulti-Processors，CMPs)芯片。如圖1 所示，現(xiàn)有的多核處理器芯片一般采用了非均勻的緩存結(jié)構(gòu)(Non-Uniformed CacheArchitecture,NUCA)，具體即每個處理器核(Core)私有一級緩存(Level 1cache)，而一個多核處理器芯片的各個處理器核邏輯上共享二級緩存(Level 2cache)。各個處理器核私有的一級緩存一般包含了一級數(shù)據(jù)緩存和一級指 令緩存，主要存儲了該一級緩存對應(yīng)的處理器核在運行時的部分待處理數(shù)據(jù) 和操作指令。多核處理器芯片的待處理數(shù)據(jù)主要存儲于二級緩存上，所以二 級緩存一般總?cè)萘枯^大。從物理上來看，二級緩存分布于整個多核處理器芯 片的各個處理器核附近，并通過片上網(wǎng)絡(luò)(NetworkonChip，NoC)互連， 一般的，每個處理器核對應(yīng)有一個二級緩存，類似的還可以用片上隨機存取 存儲器(RandomAccessMemory，RAM)替代二級緩存。

與該多核處理器芯片的架構(gòu)對應(yīng)的，當(dāng)多核處理器芯片運行某一應(yīng)用 時，該應(yīng)用往往被劃分成多個線程并分發(fā)到該多核處理器芯片的多個處理器 核上進行并行執(zhí)行，多個處理器核運行過程中交互不足，影響多核處理器芯 片運行效率。

發(fā)明內(nèi)容

針對上述現(xiàn)有技術(shù)而提出本發(fā)明，利用本發(fā)明可以解決現(xiàn)有技術(shù)方案中 多核處理器芯片的多個處理器核并行處理應(yīng)用時交互不足對其處理效率的 造成的影響。

本發(fā)明實施例的第一方面提供了一種基于多核處理器芯片的數(shù)據(jù)處理 方法，其特征在于，所述多核處理器芯片至少包括第一處理器核、第二處理 器核，所述數(shù)據(jù)處理方法包括：所述第一處理器核獲取數(shù)據(jù)處理任務(wù)，所述 數(shù)據(jù)處理任務(wù)包括處理操作的標(biāo)識、待處理數(shù)據(jù)的存儲地址；所述第一處理 器核確定所述第二處理器核，所述第二處理器核與所述待處理數(shù)據(jù)的存儲地 址對應(yīng)，確定第二處理器核也即獲得第二處理器核的標(biāo)識；所述第一處理器 核將所述處理操作的標(biāo)識、所述待處理數(shù)據(jù)的存儲地址發(fā)送給所述第二處理 器核，也即將所述第二處理器核的標(biāo)識、所述處理操作的標(biāo)識、所述待處理 數(shù)據(jù)的存儲地址封裝為數(shù)據(jù)包發(fā)送至片上路由器，片上路由器獲得該數(shù)據(jù)包 之后，根據(jù)數(shù)據(jù)包中的第二處理器核的標(biāo)識，將該數(shù)據(jù)包路由至第二處理器 核。所述數(shù)據(jù)處理任務(wù)還可以包括執(zhí)行順序信息，指示所述第二處理器核按 照執(zhí)行順序信息指示的執(zhí)行順序完成數(shù)據(jù)處理任務(wù)。所述數(shù)據(jù)處理任務(wù)還可 以包括執(zhí)行次數(shù)信息，指示所述第二處理器核按照所述執(zhí)行次數(shù)信息指示的 執(zhí)行次數(shù)完成所述數(shù)據(jù)處理任務(wù)。

結(jié)合第一方面，在第一方面的第一種實現(xiàn)方式中，第一處理器核獲取第 二處理器核的標(biāo)識具體包括：所述第一處理器核確定所述第二處理器核，所 述第二處理器核與所述待處理數(shù)據(jù)的存儲地址對應(yīng)，具體包括：所述第一處 理器核，根據(jù)所述待處理數(shù)據(jù)的存儲地址查詢數(shù)據(jù)存儲表，確定所述第二處 理器核，所述數(shù)據(jù)存儲表包含所述待處理數(shù)據(jù)的存儲地址與所述第二處理器 核的標(biāo)識之間的對應(yīng)關(guān)系。

結(jié)合第一方面，在第一方面的第二種實現(xiàn)方式中，所述第一處理器核確 定所述第二處理器核，所述第二處理器核與所述待處理數(shù)據(jù)的存儲地址對 應(yīng)，具體包括：所述第一處理器核，根據(jù)所述第一處理器核和第二處理器核 的負載參數(shù)，確定所述第二處理器核，將所述待處理數(shù)據(jù)的存儲地址與所述 第二處理器核的標(biāo)識之間的對應(yīng)關(guān)系，記錄在所述數(shù)據(jù)存儲表中。