[發(fā)明專利]一種易擴(kuò)展制約競爭碼的生成電路、擴(kuò)展方法及擴(kuò)展電路

在審

• 申請?zhí)枺?/td>: 201410560022.3
• 申請日: 2014-10-20
• 公開（公告）號: CN104320142A
• 公開（公告）日: 2015-01-28
• 發(fā)明（設(shè)計）人: 李冰;陳帥;劉勇;董乾;趙霞;王剛
• 申請（專利權(quán)）人: 東南大學(xué)
• 主分類號: H03M7/14
• 分類號: H03M7/14;H03M13/19
• 代理公司: 江蘇永衡昭輝律師事務(wù)所 32250
• 代理人: 王斌

1.一種易擴(kuò)展制約競爭碼的生成電路，其特征在于包括8位的移位寄存器A、8位的移位寄存器B、4位的碼輸出寄存器C，反相器D、反相器E、反相器F、反相器G，移位寄存器A的最低位和最高位由反相器D相接，移位寄存器B的最低位和最高位由反相器G相接，時鐘信號CLK分別接移位寄存器A和移位寄存器B的移位控制端口，移位寄存器A被初始化信號Reset預(yù)置為特征序列CV₀，特征序列CV₀取值為10011100，移位寄存器B被初始化信號Reset預(yù)置為特征序列CV₁，特征序列CV₁取值為11110000，移位寄存器B并行輸出的由低到高的第4位經(jīng)反相器F連接至碼輸出寄存器C的數(shù)據(jù)最高位，移位寄存器A并行輸出的由低到高的第4位經(jīng)反相器E連接至碼輸出寄存器C的數(shù)據(jù)次高位，移位寄存器B并行輸出的由低到高的第0位連接至碼輸出寄存器C的數(shù)據(jù)次低位，移位寄存器A并行輸出的由低到高的第0位連接至碼輸出寄存器C的數(shù)據(jù)最低位，碼輸出寄存器C在其輸出控制端控制下輸出由最高位到最低位的4位制約競爭碼。

2.根據(jù)權(quán)利要求1所述的易擴(kuò)展制約競爭碼的生成電路，其特征在于，8位的移位寄存器A由第一～第八D觸發(fā)器(9～16)構(gòu)成，8位的移位寄存器B由第九～第十六D觸發(fā)器(25～32)構(gòu)成，電路還包括16個邏輯門、第一反相器(33)和第二反相器(34)，其中第一、第四～第六、第九～第十二邏輯門(1、4～6、17～20)為或門，第一、第九邏輯門(1、17)分別帶有一個反相輸入端，第二、第三、第七、第八、第十三～第十六邏輯門(2、3、7、8、21～24)分別為帶有一個反相輸入端的與門，具體電路連接方式如下：所有D觸發(fā)器的時鐘clk端連接移位控制端口，第一～第八邏輯門(1～8)中每個邏輯門的兩個輸入端分別連接初始化信號Reset和上一位D觸發(fā)器的Q端，輸出端分別連接第一～第八D觸發(fā)器(9～16)的D端，為移位寄存器A置位，當(dāng)初始化信號Reset置1時，第一、第四～第六邏輯門(1、4、5、6)輸出為1，第二、第三、第七、第八邏輯門(2、3、7、8)輸出為0，將移位寄存器A置為10011100；第九～第十六邏輯門(17～24)中每個邏輯門的兩個輸入端分別連接置位信號Reset和上一位D觸發(fā)器的Q端，輸出端分別連接第九～第十六D觸發(fā)器(17～24)的D端，為移位寄存器B置位，當(dāng)初始化信號Reset置1時，第九～第十二邏輯門(17～20)輸出為1，第十三～第十六邏輯門(21～24)輸出為0，將移位寄存器B置為11110000；當(dāng)置位信號Reset為0時，隨著移位控制端口CLK完成移位寄存器的移位操作，第一、第九邏輯門(1、17)帶有反相功能，使移位寄存器的最高位反相后移至最低位；第八D觸發(fā)器(16)的輸出即為制約競爭碼的最低位d0，第十六D觸發(fā)器(32)的輸出即為制約競爭碼的次低位d1，第四D觸發(fā)器(12)的輸出經(jīng)第一反相器(33)后即為制約競爭碼的次高位d2，第十二D觸發(fā)器(28)經(jīng)第二反相器(34)后即為制約競爭碼的最高位d3。

3.根據(jù)權(quán)利要求1或2所述的易擴(kuò)展制約競爭碼的生成電路，其特征在于，將原特征序列CV₀逆序排列為CV₀’＝00111001，將原特征序列CV₁逆序排列為CV₁’＝00001111，以CV₀’、CV₁’為新特征序列生成逆序制約競爭碼；逆序制約競爭碼的生成電路是在所述制約競爭碼生成電路的基礎(chǔ)上，將第一～第八邏輯門(1～8)分別替換為與門、與門、或門、或門、或門、與門、與門、或門，用于生成新特征序列CV0’；并將第九～第十六邏輯門(17～24)分別替換為與門，與門，與門，與門，或門，或門，或門，或門，用于生成新特征序列CV₁’，其中第一～第三、第七～第九、第十三～第十六邏輯門(1～3、7、8、19、21～24)分別帶一個反相輸入端；第一D觸發(fā)器(9)的輸出為逆序制約競爭碼的最低位d0，第九D觸發(fā)器(25)的輸出為逆序制約競爭碼的次低位d1，第五D觸發(fā)器(13)的輸出經(jīng)第一反相器(33)后為逆序制約競爭碼的次高位d2，第十三D觸發(fā)器(29)的輸出經(jīng)第二反相器(34)后為逆序制約競爭碼的最高位d3。