[發明專利]存儲器管理裝置及存儲器管理方法

有效

• 申請號: 201410558311.X
• 申請日: 2014-10-20
• 公開（公告）號: CN105589656B
• 公開（公告）日: 2018-10-09
• 發明（設計）人: 張雍;林政南;陳忠敬
• 申請（專利權）人: 晨星半導體股份有限公司
• 主分類號: G06F3/06
• 分類號: G06F3/06
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 陳亮

本發明提供一種存儲器管理裝置，用以配合具有多個指令/地址接腳的存儲器。該存儲器管理裝置包含一指令產生模塊與一控制模塊。該指令產生模塊產生一組目標指令。該組目標指令包含多個指令群組。每一個指令群組各自對應到該多個指令/地址接腳中至少一個指令/地址接腳。已知該存儲器將于一目標時間點自該多個指令/地址接腳擷取該組目標指令。該控制模塊控制每一個指令群組于透過該多個指令/地址接腳傳遞時各自在該目標時間點前的不同時間點進行轉態。

技術領域

本發明與存儲器的指令管理技術相關。

背景技術

存儲器在許多電子產品中是不可或缺的重要元件。低功率雙倍數據率(low powerdouble data rate 2/3,LPDDR2/3)存儲器具有耗電量低、可靠度高等優點，因此被廣泛應用于可攜式消費性電子產品。

LPDDR2/3存儲器具有十個指令/地址接腳(CA0～CA9)，用以接收外部控制電路下達的讀取、寫入、預先充電等指令以及與這些指令相關的地址。為了提升運作速度，LPDDR2/3存儲器被設計為在其時鐘信號CK_t的上升沿和下降沿出現時都可自接腳CA0～CA9擷取信號。圖1(A)呈現LPDDR規范的指令對照表的局部。表格中的符號H代表高電平電壓，L代表低電平電壓，而X表示可忽略該電壓狀態。除了指令/地址接腳CA0～CA9，LPDDR2/3存儲器另有兩個傳遞控制信號的接腳：時鐘致能(clock enable)接腳CKE、芯片選擇(chip select)接腳CS_N。以啟用(activate)指令為例，若時鐘致能接腳CKE在時間點CK_t(n-1)與時間點CK_t(n)的信號狀態皆為H，且存儲器于時鐘信號CK_t的上升沿出現時，自芯片選擇接腳CS_N、指令/地址接腳CA0、CA1分別擷取到L、L、H，則存儲器會判定外部控制電路下達一啟用指令。同時，存儲器自指令/地址接腳CA2～CA9擷取到的是被指定啟用的存儲器區域的地址的一部份。隨后，當時鐘信號CK_t的下降沿出現時，存儲器可自指令/地址接腳CA0～CA9擷取到另一部份的地址資訊。

就無操作(no-operation,NOP)指令而言，若時鐘致能接腳CKE在時間點CK_t(n-1)與時間點CK_t(n)的信號狀態皆為H，且存儲器于時鐘信號CK_t的上升沿出現時，自芯片選擇接腳CS_N擷取到H，則存儲器會判定外部控制電路下達一無操作指令。在這個情況下，存儲器可忽略同一時間自指令/地址接腳CA0～CA9擷取到的信號，亦可忽略隨后時鐘信號CK_t的下降沿出現時，指令/地址接腳CA0～CA9上的信號。

圖1(B)呈現LPDDR2/3存儲器的各接腳于現行實際運作時可能出現的時序圖范例。時鐘信號CK_t為工作周期大致等于50％的周期性方波信號；假設其周期長度為T。于此范例中，外部控制電路透過指令/地址接腳CA0～CA9依序下達一無操作指令(NOP)、一啟用指令(Act)、一無操作指令(NOP)、一讀取指令(RD)，以及一較長的無操作指令(NOP)。由圖一(B)可看出，為了讓LPDDR2/3存儲器于時間點t3出現時鐘信號CK_t上升沿時可自指令/地址接腳CA0～CA9正確擷取到該啟用指令的第一部分，外部控制電路會在時間點t2、t3的中間點改變指令/地址接腳CA0～CA9的電壓狀態，令指令/地址接腳CA0～CA9上的信號在時間點t3之前完成轉態。隨后，在時間點t3、t4之間，外部控制電路會令指令/地址接腳CA0～CA9上的信號完成轉態，以供LPDDR2/3存儲器于時間點t4出現時鐘信號CK_t下降沿時可自指令/地址接腳CA0～CA9正確擷取到該啟用指令的第二部分。

相似地，為了讓LPDDR2/3存儲器于時間點t7出現時鐘信號CK_t上升沿時可自指令/地址接腳CA0～CA9正確擷取到該讀取指令的第一部分，外部控制電路會在時間點t6、t7的中間點改變指令/地址接腳CA0～CA9的電壓狀態，令指令/地址接腳CA0～CA9上的信號在時間點t7之前完成轉態。隨后，在時間點t7、t8之間，外部控制電路會令指令/地址接腳CA0～CA9上的信號完成轉態，以供LPDDR2/3存儲器于時間點t8出現時鐘信號CK_t下降沿時可自指令/地址接腳CA0～CA9正確擷取到該讀取指令的第二部分。