[發(fā)明專利]用于測量SRAM的上拉或下拉器件的閾值電壓的方法和電路

有效

• 申請?zhí)枺?/td>: 201410554641.1
• 申請日: 2014-10-17
• 公開（公告）號: CN105513629B
• 公開（公告）日: 2018-09-21
• 發(fā)明（設計）人: 張弓;李煜
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: G11C11/4063
• 分類號: G11C11/4063
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

1.一種用于測量SRAM的上拉或下拉器件的閾值電壓的方法，其特征在于，所述方法包括：

為所述SRAM的上拉晶體管的襯底施加第一電壓；

為所述SRAM的下拉晶體管的襯底和傳輸門晶體管的襯底施加第二電壓；

為所述傳輸門晶體管的柵極施加第三電壓以使其導通；

為第一傳輸門晶體管的漏極施加第四電壓，所述第一傳輸門晶體管的源極與待測晶體管的源極或漏極相連；

為第二傳輸門晶體管的漏極施加在預定電壓范圍內單向變化的第五電壓，所述第二傳輸門晶體管的源極與所述待測晶體管的柵極相連；

禁用所述SRAM的鎖存電路中除所述待測晶體管以外的晶體管；以及

測量所述第一傳輸門晶體管的溝道電流，當所述溝道電流達到預設電流值時，所述待測晶體管的柵極電壓與源極電壓的差為所述待測晶體管的閾值電壓。

2.如權利要求1所述的方法，其特征在于，當所述待測晶體管為上拉晶體管時，所述禁用所述SRAM的鎖存電路中除所述待測晶體管以外的晶體管包括：

為所述SRAM的上拉晶體管的漏極施加第六電壓，所述第六電壓等于所述第二電壓；以及

為所述SRAM的下拉晶體管的源極施加所述第五電壓；其中

所述第四電壓等于所述第一電壓，并且所述第五電壓為從所述第一電壓到零進行變化的電壓。

3.如權利要求1所述的方法，其特征在于，當所述待測晶體管為下拉晶體管時，所述禁用所述SRAM的鎖存電路中除所述待測晶體管以外的晶體管包括：

為所述SRAM的上拉晶體管的漏極施加所述第五電壓；以及

為所述SRAM的下拉晶體管的源極施加所述第二電壓；其中

所述第四電壓等于所述第二電壓，并且所述第五電壓為從零到所述第一電壓進行變化的電壓。

4.如權利要求1所述的方法，其特征在于，所述第一電壓為1V，所述第二電壓為0V。

5.如權利要求1所述的方法，其特征在于，所述預設電流值為100nA。

6.如權利要求1所述的方法，其特征在于，所述第五電壓為按照預定步進值在預定電壓范圍內進行單向變化的電壓。

7.如權利要求6所述的方法，其特征在于，所述預定步進值為0.02V。

8.如權利要求1所述的方法，其特征在于，所述測量所述第一傳輸門晶體管的溝道電流包括測量所述第一傳輸門晶體管的漏極節(jié)點處的電流。

9.一種根據(jù)權利要求1-8中任意一項的方法測量SRAM的上拉器件的閾值電壓的電路，其特征在于，所述電路包括所述SRAM，其中：

所述SRAM的上拉晶體管的襯底連接第一電源、漏極連接第六電源；

所述SRAM的下拉晶體管的襯底連接第二電源、源極連接第五電源；

所述SRAM的傳輸門晶體管的襯底連接所述第二電源、柵極連接第三電源；

與待測上拉晶體管的源極相連的傳輸門晶體管的漏極連接第四電源；以及

與所述待測上拉晶體管的柵極相連的傳輸門晶體管的漏極連接所述第五電源；

其中，所述第四電源的電壓與所述第一電源的電壓相同，所述第五電源的電壓為從所述第一電源的電壓到零進行變化的電壓；

當與所述待測上拉晶體管的源極相連的傳輸門晶體管的溝道電流達到預設電流值時，所述待測上拉晶體管的柵極電壓與源極電壓的差為所述待測上拉晶體管的閾值電壓。

10.一種根據(jù)權利要求1-8中任意一項的方法測量SRAM的下拉器件的閾值電壓的電路，其特征在于，所述電路包括所述SRAM，其中：

所述SRAM的上拉晶體管的襯底連接第一電源、漏極連接第五電源；

所述SRAM的下拉晶體管的襯底和源極連接第二電源；

所述SRAM的傳輸門晶體管的襯底連接所述第二電源、柵極連接第三電源；

與待測下拉晶體管的漏極相連的傳輸門晶體管的漏極連接第四電源；以及

與所述待測下拉晶體管的柵極相連的傳輸門晶體管的漏極連接所述第五電源；

其中，所述第四電源的電壓與所述第二電源的電壓相同，所述第五電源的電壓為從零到所述第一電源的電壓進行變化的電壓；

當與所述待測下拉晶體管的漏極相連的傳輸門晶體管的溝道電流達到預設電流值時，所述待測下拉晶體管的柵極電壓與源極電壓的差為所述待測下拉晶體管的閾值電壓。