[發明專利]一種半導體器件及其制造方法、電子裝置

有效

• 申請號: 201410553975.7
• 申請日: 2014-10-17
• 公開（公告）號: CN105575902B
• 公開（公告）日: 2019-01-18
• 發明（設計）人: 李若園
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

本發明提供一種半導體器件及其制造方法、電子裝置，所述方法包括：提供前端器件，所述前端器件包括襯底以及在所述襯底上形成的PMOS器件和NMOS器件；在所述PMOS器件和所述NMOS器件上沉積應力層；去除所述PMOS器件上的應力層；進行退火處理；以剩余的應力層為掩膜進行N+離子注入；以及去除所述剩余的應力層。根據本發明提供的半導體器件的制造方法，在PMOS器件區域中注入N+離子，可以提高PMOS器件的閾值電壓，從而抑制窄溝道效應，改善PMOS器件的性能。

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件及其制造方法、電子裝置。

背景技術

隨著半導體集成電路的集成度不斷提高，金屬-氧化物-半導體場效應晶體管(MOSFET)器件的特征尺寸越來越小。在器件尺寸縮小時，不僅溝道長度變短，溝道的寬度也按同比例在縮小。當器件的溝道寬度窄到可與源和漏的耗盡層寬度相比擬時，器件將發生偏離寬溝道的行為，這種由窄溝道寬度引起的對器件性能的影響稱為窄溝道效應(NWE，Narrow Width Effect)。當溝道的寬度減小到28nm以下時，窄溝道效應將變得無法忽視。窄溝道效應將導致窄溝道器件的閾值電壓(Vt)發生漂移，使得閾值電壓Vt降低，器件的功耗增大，并且會使得如SRAM裝置的靜態噪聲容限下降。目前，對于采用28nm多晶硅/SiON的PMOS器件來說，其閾值電壓Vt與寬溝道器件相比降低了約70mv，可能導致無法滿足用戶的需求。

發明內容

針對現有技術的不足，本發明提供了一種半導體器件的制造方法，包括：提供前端器件，所述前端器件包括襯底以及在所述襯底上形成的PMOS器件和NMOS器件；在所述PMOS器件和所述NMOS器件上沉積應力層；去除所述PMOS器件上的應力層；進行退火處理；以剩余的應力層為掩膜進行N⁺離子注入；以及去除所述剩余的應力層。

可選地，所述退火處理為尖峰退火和激光退火之一或其組合。

可選地，所述離子注入步驟中所注入的離子是砷離子。

可選地，所述應力層為SiN層。

可選地，所述PMOS器件和所述NMOS器件之間以淺溝槽隔離結構相隔離。

可選地，所述PMOS器件包括PMOS柵極材料層以及形成于所述PMOS柵極材料層兩側的偏移側墻。

可選地，所述NMOS器件包括NMOS柵極材料層以及形成于所述NMOS柵極材料層兩側的偏移側墻。

根據本發明的另一方面，提供了一種根據上述方法制造的半導體器件。

根據本發明的又一方面，提供了一種電子裝置，包括根據上述方法制造的所述半導體器件。

根據本發明提供的半導體器件的制造方法，在PMOS器件區域中注入N⁺離子，可以提高PMOS器件的閾值電壓，從而抑制窄溝道效應，改善PMOS器件的性能。

為了使本發明的目的、特征和優點更明顯易懂，特舉較佳實施例，并結合附圖，做詳細說明如下。

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。在附圖中：

圖1a-1e示出根據本發明一個實施例的半導體器件的制造方法的關鍵步驟中所獲得的半導體器件的剖面示意圖；以及

圖2示出根據本發明實施例的半導體器件的制造方法的流程圖。

具體實施方式