[發明專利]一種淺溝槽半超結VDMOS器件及其制造方法

在審

• 申請號: 201410547047.X
• 申請日: 2014-10-15
• 公開（公告）號: CN105576025A
• 公開（公告）日: 2016-05-11
• 發明（設計）人: 周宏偉;阮孟波;孫曉儒
• 申請（專利權）人: 無錫華潤華晶微電子有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 北京品源專利代理有限公司 11332
• 代理人: 路凱;胡彬

1.一種淺溝槽半超結VDMOS器件，其特征在于，包括：

第一導電類型襯底；

位于所述第一導電類型襯底上方的第一電阻率外延層，且所述第一導電類 型襯底與第一電阻率外延層的導電類型相同；

位于所述第一電阻率外延層上方的第二電阻率外延層，且所述第一電阻率 外延層與第二電阻率外延層的導電類型相同；

由所述第二電阻率外延層上表面延伸至第二電阻率外延層底部的兩個第三 電阻率外延層，兩個第三電阻率外延層間隔設置；且所述第三電阻率外延層的 導電類型與所述第二電阻率外延層的導電類型相反；

位于所述第二電阻率外延層上方的第四電阻率外延層，且所述第四電阻率 外延層的導電類型與所述第二電阻率外延層的導電類型相同；

由第四電阻率外延層上表面注入，且與所述兩第三電阻率外延層相連的兩 阱區，所述阱區的導電類型與所述第三電阻率外延層導電類型相同；

位于所述兩阱區上方的第一導電類型的第一源區和第二源區，以及位于所 述第一源區和第二源區上表面的源極金屬層；

位于所述第一導電類型襯底下方的漏極金屬層；位于所述第一源區和第二 源區之間，且位于所述第四電阻率外延層上方的柵極區，以及位于柵極區上表 面的柵極金屬層。

2.根據權利要求1所述的淺溝槽半超結VDMOS器件，其特征在于，所述第 一電阻率外延層的電阻率為5-20歐姆·厘米；所述第二電阻率外延層的電阻率 為2-10歐姆·厘米；所述第三電阻率外延層的電阻率為2-10歐姆·厘米；所述 第四電阻率外延層的電阻率為2-10歐姆·厘米。

3.根據權利要求1所述的淺溝槽半超結VDMOS器件，其特征在于，所述第 二電阻率外延層上表面與第三電阻率外延層上表面在同一平面內。

4.一種淺溝槽半超結VDMOS器件的制造方法，其特征在于，包括：

提供第一導電類型襯底；

在所述第一導電類型襯底上方生成第一電阻率外延層，且所述第一導電類 型襯底與第一電阻率外延層的導電類型相同；

在第一電阻率外延層生成第二電阻率外延層，且所述第一電阻率外延層與 第二電阻率外延層的導電類型相同；

在所述第二電阻率外延層上表面且由上表面延伸至第二電阻率外延層底部 刻制兩溝槽區，兩溝槽區間隔設置，兩溝槽內生成第二導電類型的第三電阻率 外延層，且所述第三電阻率外延層的導電類型與所述第二電阻率外延層的導電 類型相反；

在所述第二電阻率外延層上方生成第四電阻率外延層，且所述第四電阻率 外延層的導電類型與所述第二電阻率外延層的導電類型相同；

在第四電阻率外延層上表面注入，且與所述溝槽內的第三電阻率外延層相 連的兩阱區，所述阱區的導電類型與所述第三電阻率外延層導電類型相同；

在所述兩阱區上方生成第一導電類型的第一源區和第二源區；

在所述第一源區和第二源區之間，且位于所述第四電阻率外延層上方生成 柵極區；

分別在所述第一導電類型襯底下方形成漏極金屬層；在所述柵極區上方形 成柵極金屬層；在第一源區和第二源區上方形成源極金屬層；在所述襯底下方 形成漏極金屬層。

5.根據權利要求4所述的淺溝槽半超結VDMOS器件的制造方法，其特征在 于，所述第一電阻率外延層的電阻率為5-20歐姆·厘米；所述第二電阻率外延 層的電阻率為2-10歐姆·厘米；所述溝槽內的第三電阻率外延層的電阻率為 2-10歐姆·厘米；所述第四電阻率外延層的電阻率為2-10歐姆·厘米。

6.根據權利要求4所述的淺溝槽半超結VDMOS器件的制造方法，其特征在 于，所述溝槽的寬度為0-10um之間，深度為0-30um之間。

7.根據權利要求4-6任一所述的淺溝槽半超結VDMOS器件的制造方法，其 特征在于，所述溝槽內生成的第三電阻率外延層，超出第二電阻率外延層上表 面部分經過機械拋光或者化學刻蝕后，使第二電阻率外延層上表面與第三電阻 率外延層上表面在同一平面上。

8.根據權利要求4-6任一所述的淺溝槽半超結VDMOS器件的制造方法，其 特征在于，所述阱區的生成方法為：在第四電阻率外延層上，利用光刻膠作為 阻擋層，在所述溝槽上方注入與溝槽內導電類型相同的雜質離子，經熱退火后 即形成阱區。