[發明專利]一種無采保流水線ADC時鐘偏移校準電路及其控制方法

在審

• 申請號: 201410543858.2
• 申請日: 2014-10-15
• 公開（公告）號: CN104283560A
• 公開（公告）日: 2015-01-14
• 發明（設計）人: 朱從益;張保寧;沈輝
• 申請（專利權）人: 朱從益
• 主分類號: H03M1/10
• 分類號: H03M1/10
• 代理公司: 南京眾聯專利代理有限公司 32206
• 代理人: 葉涓涓

1.一種無采保流水線ADC時鐘偏移校準電路，其特征在于：包括無采保流水線ADC，所述無采保流水線ADC包括依次連接的第一級電路、第二級電路至第N級電路和數字邏輯單元，且每級電路包括比較器subADC和MDAC模塊；所述第一級電路的MDAC模塊和比較器subADC的采樣電容均直接對動態信號Vi進行采樣；還包括校準電路，所述校準電路由第一比較器、第二比較器、校準控制單元以及時鐘邊緣延時調整模塊組成，所述第一比較器、第二比較器的輸入信號均為第一級電路的MDAC模塊的差分輸出Vo、參考電壓為整個無采保流水線ADC的基準電壓；所述校準控制單元的輸入端分別與第一比較器、第二比較器的輸出端相連，且校準控制單元的輸出端與時鐘邊緣延時調整模塊相連接；所述時鐘邊緣延時調整模塊還分別與第一級電路的比較器subADC和MDAC模塊相連接。

2.根據權利要求1所述的一種無采保流水線ADC時鐘偏移校準電路，其特征在于：所述MDAC模塊包括S/H、DAC和放大器，其中S/H的輸入端直接對動態信號Vi進行采樣；所述DAC的輸入端與比較器subADC的輸出端相連，DAC的輸出端與S/H的輸出端并接疊加后與放大器的輸入端相連；所述放大器的輸出端與校準電路相連，且放大器的增益為2^N-1；所述校準電路校準電路的時鐘邊緣延時調整模塊的輸入時鐘為S/H的底板采樣時鐘、輸出接比較器subADC的底板采樣時鐘。

3.根據權利要求1所述的一種無采保流水線ADC時鐘偏移校準電路，其特征在于：所述無采保流水線ADC的最大輸入差分峰峰值為VFS；所述第一比較器的參考電壓VT為VFS/2，第二比較器的參考電壓VB為-?VFS/2。

4.?一種實現權利要求1所述的無采保流水線ADC時鐘偏移校準電路的控制方法，其特征在于：所述校準控制單元受第一比較器與第二比較器控制，在無采保流水線ADC正常工作且輸入信號幅度不超過滿幅度的情況下，當校準控制單元設置的K個周期內第一比較器、第二比較器的輸出存在高電平時，校準控制單元立即啟動校準，校準控制輸出按一定的規律生成累加或者遞減的數字編碼，其每變換一次輸出時，等待K個周期，根據這K個周期內判斷第一比較器與第二比較器是否輸出高電平相應調整，如果輸出為高電平，繼續調整輸出，如果第一比較器與第二比較器輸出為低電平時，則校準成功，此時校準控制單元輸出保持不變；當外界環境的電壓或者溫度發生變化時，時鐘的偏移導致輸出錯誤時，該校準控制單元繼續啟動校準，校準單元輸出經時鐘邊緣延時調整模塊對比較器subADC的采樣時鐘相對MDAC模塊的采樣時鐘的偏移進行補充，從而修正時鐘偏移帶來的錯誤。

5.根據權利要求4所述的一種無采保流水線ADC時鐘偏移校準電路的控制方法，其特征在于：所述第一比較器、第二比較器實時工作的時序控制與第二級電路正常工作的比較器subADC相同。