[發(fā)明專利]列車通信網(wǎng)絡(luò)故障檢測和分析方法及系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201410543355.5
• 申請日: 2014-10-15
• 公開（公告）號: CN104243244B
• 公開（公告）日: 2017-11-17
• 發(fā)明（設(shè)計(jì)）人: 蘭昱;范德文;祁偉
• 申請（專利權(quán)）人: 武漢康曼測控系統(tǒng)有限公司
• 主分類號: H04L12/26
• 分類號: H04L12/26
• 代理公司: 北京匯信合知識產(chǎn)權(quán)代理有限公司11335
• 代理人: 王秀麗

1.一種列車通信網(wǎng)絡(luò)故障檢測和分析方法，其特征在于，所述列車通信網(wǎng)絡(luò)故障檢測和分析方法包括以下步驟：

步驟1，對采集到列車網(wǎng)絡(luò)信號進(jìn)行處理，將列車網(wǎng)絡(luò)的差分信號轉(zhuǎn)換為單端信號；

步驟2，將步驟1中處理得到的數(shù)字信號傳入FPGA模塊中，對所述數(shù)字信號進(jìn)行幅值反饋判斷、通道選擇、電平轉(zhuǎn)換、核心解碼、過濾設(shè)置、數(shù)據(jù)存儲以及控制數(shù)據(jù)處理；

步驟3、計(jì)算機(jī)控制系統(tǒng)的終端為顯示器，通過外圍接口JTAG UART、UART或USB與其它設(shè)備互連進(jìn)行信息交互；通過板載LE D觀測FPGA模塊內(nèi)部信號；

其中，在步驟1中，

1.1、將列車網(wǎng)絡(luò)信號送入AD8066芯片，將差分信號轉(zhuǎn)換成為單端信號，并進(jìn)行一級放大和濾波處理；

1.2、將一級處理后的信號送入AD603芯片進(jìn)行二級幅值調(diào)整處理，放大或衰減倍數(shù)根據(jù)實(shí)際情況而定，由FPGA內(nèi)部模塊控制；

1.3、將二級處理后的信號送入ADS830E芯片進(jìn)行數(shù)模轉(zhuǎn)換，轉(zhuǎn)換結(jié)果傳入FPGA模塊；

在步驟2中，

2.1、對數(shù)字信號進(jìn)行幅值判斷，若滿足要求則進(jìn)行下一步處理，否則FPGA模塊發(fā)送信號給TLV5618芯片修改AD603芯片的放大或衰減倍數(shù)從而對信號幅值進(jìn)行調(diào)整，使數(shù)字信號滿足幅值判別要求；

2.2、FPGA模塊根據(jù)計(jì)算機(jī)端指令選取數(shù)據(jù)通道，選擇儀器通道的A線或B線，同時在不使用實(shí)時列車通信網(wǎng)絡(luò)信號的情況下，用戶選取儀器內(nèi)部自帶的虛擬數(shù)據(jù)，模擬網(wǎng)絡(luò)中的狀況；

2.3、在電平轉(zhuǎn)換模塊內(nèi)按照閾值判別法將所選取通道內(nèi)的數(shù)字信號轉(zhuǎn)換成為對應(yīng)的高低電平信號；

2.4、核心解碼模塊對高低電平信號進(jìn)行分析判斷，解析出其中的幀數(shù)據(jù)；

2.5、信息過濾模塊提取出所述幀數(shù)據(jù)中用戶所需要的相關(guān)信息，過濾處理中包括捕獲信息、觸發(fā)信息、是否采集波形、幀頭/幀尾/CR C異常的處理/容忍配置、幀異常報告配置均由用戶在計(jì)算機(jī)端配置；

2.6、將過濾后的信息利用FIFO數(shù)據(jù)緩存器進(jìn)行數(shù)據(jù)緩存，將F IFO數(shù)據(jù)緩存器傳出的數(shù)據(jù)傳入Nios II軟核處理器中，并將所述過濾后的信息保存在SDRAM或SRAM內(nèi)，通過以太網(wǎng)電路傳輸給計(jì)算機(jī)終端；

2.7、將Nios II軟核處理器的信號傳入控制信號處理模塊，實(shí)時控制FPGA內(nèi)部模塊的信號處理過程。

2.一種列車通信網(wǎng)絡(luò)故障檢測和分析系統(tǒng)，其特征在于，所述列車通信網(wǎng)絡(luò)故障檢測和分析系統(tǒng)包括：

信號處理模塊用于對采集到列車網(wǎng)絡(luò)信號進(jìn)行處理，將列車網(wǎng)絡(luò)的差分信號轉(zhuǎn)換為單端信號，其中

將列車網(wǎng)絡(luò)信號送入AD8066芯片，將差分信號轉(zhuǎn)換成為單端信號，并進(jìn)行一級放大和濾波處理；

將一級處理后的信號送入AD603芯片進(jìn)行二級幅值調(diào)整處理，放大或衰減倍數(shù)根據(jù)實(shí)際情況而定，由FPGA節(jié)點(diǎn)控制；

將二級處理后的信號送入ADS830E芯片進(jìn)行數(shù)模轉(zhuǎn)換，轉(zhuǎn)換結(jié)果傳入FPGA模塊；

FPGA模塊用于將信號處理模塊中處理得到的數(shù)字信號傳入FPG A模塊中，對所述數(shù)字信號進(jìn)行幅值反饋判斷、通道選擇、電平轉(zhuǎn)換、核心解碼、過濾設(shè)置、數(shù)據(jù)存儲以及控制數(shù)據(jù)處理，其中，

對數(shù)字信號進(jìn)行幅值判斷，若滿足要求則進(jìn)行下一步處理，否則FPGA模塊發(fā)送信號給TLV5618芯片修改AD603芯片的放大或衰減倍數(shù)從而對信號幅值進(jìn)行調(diào)整，使數(shù)字信號滿足幅值判別要求；

FPGA模塊根據(jù)計(jì)算機(jī)端指令選取數(shù)據(jù)通道，選擇TCN通道的A線或B線，同時在不使用實(shí)時列車通信網(wǎng)絡(luò)信號的情況下，用戶選取儀器內(nèi)部自帶的虛擬數(shù)據(jù)，模擬網(wǎng)絡(luò)中的狀況；

在電平轉(zhuǎn)換模塊內(nèi)按照閾值判別法將所選取通道內(nèi)的數(shù)字信號轉(zhuǎn)換成為對應(yīng)的高低電平信號；

核心解碼模塊對高低電平信號進(jìn)行分析判斷，解析出其中的幀數(shù)據(jù)；

信息過濾模塊提取出所述幀數(shù)據(jù)中用戶所需要的相關(guān)信息，過濾處理中包括捕獲信息、觸發(fā)信息、是否采集波形、幀頭/幀尾/CRC異常的處理/容忍配置、幀異常報告配置均由用戶在計(jì)算機(jī)端配置；

將過濾后的信息利用FIFO數(shù)據(jù)緩存器進(jìn)行數(shù)據(jù)緩存，將FIFO數(shù)據(jù)緩存器傳出的數(shù)據(jù)傳入Nios II軟核處理器中，并將所述過濾后的信息保存在SDRAM或SRAM內(nèi)，通過以太網(wǎng)電路傳輸給計(jì)算機(jī)終端；

將Nios II軟核處理器的信號傳入控制信號處理模塊，實(shí)時控制FPGA模塊內(nèi)信號處理過程；

計(jì)算機(jī)控制系統(tǒng)的終端為顯示器，通過外圍接口JTAG UART、UART或USB與其它設(shè)備互連進(jìn)行信息交互；通過板載LED觀測F PGA模塊內(nèi)部信號。