[發明專利]一種半導體器件的制造方法和電子裝置

有效

• 申請號: 201410534315.4
• 申請日: 2014-10-11
• 公開（公告）號: CN105575906B
• 公開（公告）日: 2018-12-21
• 發明（設計）人: 鄭二虎;張城龍;張翼英;何其暘
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L27/11521
• 分類號: H01L27/11521
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 高偉;趙禮杰

本發明提供一種半導體器件的制造方法和電子裝置，涉及半導體技術領域。該半導體器件的制造方法包括如下步驟：在半導體襯底上形成柵氧化材料層、浮柵材料層、柵間介電材料層、控制柵材料層和硬掩膜材料層；刻蝕以形成包括柵極硬掩膜、控制柵和柵間介電層的控制柵疊層結構；形成覆蓋控制柵疊層結構的頂面和側壁以及浮柵材料層的介電材料層，刻蝕以形成位于控制柵疊層結構兩側的附加側壁層；刻蝕以形成包括浮柵和柵氧化層的浮柵疊層結構。該方法可以保證控制柵由于附加側壁層的保護而在后續形成接觸孔的過程中不會被暴露出，因而可以降低接觸孔與控制柵發生短路的風險。本發明的電子裝置包括根據上述方法制得的半導體器件，同樣具有上述優點。

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件的制造方法和電子裝置。

背景技術

在半導體技術領域中，隨著半導體技術工藝節點的不斷縮小，接觸孔(CT)的尺寸變得越來越小。通常，對于普通器件而言，當采用28nm以下工藝節點的技術時需要采用自對準接觸孔(SAC)技術；而對于Nor型閃存(Nor Flash)，當采用45nm以下工藝節點的技術時就需要采用自對準接觸孔(SAC)技術。

現有技術的半導體器件的制造方法，在采用自對準接觸孔技術形成接觸孔時，通常包括如下步驟：首先，在前端器件上100上形成光刻膠層600，如圖1A所示；然后，通過刻蝕形成接觸孔110，如圖1B所示。示例性地，前端器件100通常包括半導體襯底1001、位于半導體襯底上的疊柵結構、覆蓋疊柵結構的頂部與側壁的接觸孔刻蝕阻擋層(CESL)1008以及位于接觸孔刻蝕阻擋層(CESL)1008之上的層間介電層(ILD)1009；其中，疊柵結構包括由自下而上依次層疊的柵氧化層1002、浮柵(FG)1003、柵間介電層1004、控制柵1005、柵極硬掩膜1006組成的疊層結構以及位于該疊層結構兩側的側壁層1007，如圖1A所示，如圖1A所示。在現有技術中，柵氧化層1002、浮柵(FG)1003、柵間介電層1004、控制柵1005、柵極硬掩膜1006通過對各種材料的疊層進行一步刻蝕實現，因此，氧化層1002、浮柵(FG)1003、柵間介電層1004、控制柵1005、柵極硬掩膜1006具有相同的寬度，如圖1A所示。如果對刻蝕工藝的刻蝕選擇比等工藝條件控制地比較合適，形成的接觸孔110將如圖1B所示，為上寬下窄的結構，且接觸孔的上部分停止于柵極硬掩膜1006與側壁層1007的上方。

然而，由于刻蝕工藝的刻蝕選擇比往往很難控制，因此常常會導致接觸孔的良率比較低，最終導致整個半導體器件的良率很低。具體地，如果刻蝕選擇比不夠，則側壁層1007會被刻蝕掉一部分從而導致控制柵1005被暴露出，形成的接觸孔110的結構將如圖1C所示，此時可能會造成接觸孔與柵極(即，控制柵1005)短路，其中，控制柵1005被暴露出的部分1101如圖1C所示。而如果選擇比過高，則會導致形成的接觸孔110的底部有層間介電層的殘留1012存在，造成接觸孔開路，如圖1D所示。

由于Nor型閃存與其他邏輯器件相比，在形成接觸孔時需要更高的深寬比，并且過孔(Via)和溝槽(trench)結構需要在接觸孔刻蝕的步驟中同時形成，因此，對于Nor型閃存而言，更容易出現接觸孔開路以及接觸孔與柵極短路的問題。

圖2A示出了現有技術中的一種半導體器件的制造方法的形成過孔(via)110和溝槽(trench)120的步驟所形成的結構的示意性俯視圖，由圖2A可以直觀地看出，所形成的過孔與溝槽在結構上存在著很大的不同。而過孔和溝槽結構的不同會導致自對準接觸孔(SAC)技術的工藝窗口變小，非常容易出現如下兩種情況：(1)溝槽120正常但過孔110與柵極短路，如圖2B所示；(2)過孔110正常但溝槽120刻蝕不充分(etch stop)，如圖2C所示。其中，圖2B和圖2C為現有技術中的半導體器件的制造方法的形成過孔和溝槽的步驟所形成的兩種不同結構的SEM圖。

在現有技術中所存在的上述問題中，接觸孔與柵極短路(CT-GT short)的問題發生的風險比較高。因此，為降低在形成接觸孔結構的工藝過程中接觸孔與柵極發生短路的風險，有必要提出一種新的半導體器件的制造方法。