[發(fā)明專利]一種高頻延遲鎖相環(huán)及其時鐘處理方法

有效

• 申請?zhí)枺?/td>: 201410522694.5
• 申請日: 2014-09-30
• 公開（公告）號: CN104242921B
• 公開（公告）日: 2017-12-19
• 發(fā)明（設(shè)計）人: 亞歷山大
• 申請（專利權(quán)）人: 西安紫光國芯半導(dǎo)體有限公司
• 主分類號: H03L7/08
• 分類號: H03L7/08
• 代理公司: 西安西交通盛知識產(chǎn)權(quán)代理有限責(zé)任公司61217
• 代理人: 黃瑞華

技術(shù)領(lǐng)域

本發(fā)明涉及一種集成電路，具體為一種高頻延遲鎖相環(huán)及其時鐘處理方法。

背景技術(shù)

延遲鎖相環(huán)(Delay—locked Loop，簡稱DLL)技術(shù)是在PLL技術(shù)上改進得到的，被廣泛應(yīng)用于時序領(lǐng)域中。它繼承了PLL電路的鎖相技術(shù)，但去掉了PLL電路內(nèi)的振蕩器部分，取而代之的是一根延遲量可控制的延遲線。與PLL相比，DLL沒有抖動累加，更小的鎖定時間，環(huán)路濾波器易集成等有點。時鐘占空比校正電路(DutyCycleCorrector，簡稱DCC)用于對信號進行占空比的調(diào)整。

現(xiàn)有技術(shù)中實現(xiàn)高頻延遲鎖相環(huán)是通過DLL/DCC電路結(jié)構(gòu)實現(xiàn)的，如圖1所示。其中，DLL的工作原理：輸入時鐘進入DLL延遲鏈后產(chǎn)生時鐘_000，然后經(jīng)過時鐘占空比校正電路DCC以及反饋電路后形成反饋時鐘，輸入時鐘與反饋時鐘在DLL鑒相器進行相位比較后輸出增加或減少的信號到DLL邏輯控制電路去控制DLL延遲鏈的增加或減少，直到輸入時鐘與反饋時鐘的相位對齊。DCC的工作原理：如圖2所示，時鐘_000輸入到DCC經(jīng)過兩個相同的延遲鏈DCC延遲鏈1和DCC延遲鏈2后產(chǎn)生時鐘_180和時鐘_360。時鐘_000與時鐘_360在DCC鑒相器進行相位比較后輸出增加或減少的信號到DCC邏輯控制電路去控制DCC延遲鏈的增加或減少，直到時鐘_000與時鐘_360的相位對齊。

假設(shè)輸入時鐘的占空比很小，如圖2所示。當DCC鎖定以后，時鐘_000和時鐘_360的上升沿對齊。因為DCC延遲鏈1和延遲鏈2完全相同，所以時鐘_180的上升沿與時鐘_000的上升沿之間的延遲剛好為半個時鐘周期。時鐘_000和時鐘_180輸入到時鐘組合電路，時鐘_000的上升沿產(chǎn)生輸出時鐘的上升沿，時鐘_180的上升沿產(chǎn)生輸出時鐘的下降沿，所以輸出時鐘的占空比是50％，即實現(xiàn)了時鐘占空比校正。

現(xiàn)有技術(shù)中，如上所述的DLL/DCC電路結(jié)構(gòu)中存在的問題：雖然這種結(jié)構(gòu)的DLL/DCC電路可以保證輸出時鐘的相位和占空比(50％)，但是當輸入時鐘的頻率很高且占空比很小時(如時鐘周期TCK＝1ns，占空比為30％，高電平的寬度為300ps)，由于時鐘延遲鏈有占空比失真的問題，輸入時鐘經(jīng)過DLL延遲鏈、DCC延遲鏈1和DCC延遲鏈2后會丟失，從而導(dǎo)致輸出時鐘錯誤。即高電平為300ps的時鐘經(jīng)過延遲后，高電平消失，無法得到預(yù)定的輸出時鐘。

發(fā)明內(nèi)容

針對現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供一種頻率高，可接收的占空比小，時鐘信號穩(wěn)定不會消失的一種高頻延遲鎖相環(huán)及其時鐘處理方法。

本發(fā)明是通過以下技術(shù)方案來實現(xiàn)：

本發(fā)明一種高頻延遲鎖相環(huán)，包括依次串聯(lián)設(shè)置的DLL電路和DCC電路，以及脈沖產(chǎn)生電路；輸入時鐘經(jīng)脈沖產(chǎn)生電路接入到DLL電路的輸入端；脈沖產(chǎn)生電路用于產(chǎn)生一個固定脈沖寬度的時鐘，固定脈沖寬度不小于DLL電路要求的最小脈沖寬度。

優(yōu)選的，脈沖產(chǎn)生電路中將輸入時鐘經(jīng)過一個固定延遲后產(chǎn)生輸入時鐘_1，輸入時鐘的上升沿產(chǎn)生固定脈沖寬度的時鐘的上升沿，輸入時鐘_1的上升沿產(chǎn)生固定脈沖寬度的時鐘的下降沿。

優(yōu)選的，DCC電路包括串聯(lián)設(shè)置的第一DCC延遲鏈和第二DCC延遲鏈，以及DCC鑒相器、DCC邏輯控制電路和時鐘組合電路；輸入時鐘經(jīng)DLL延遲鏈延遲后輸出得到時鐘_000，時鐘_000接入第一DCC延遲鏈得到時鐘_180，時鐘_000接入第二DCC延遲鏈得到時鐘_360；時鐘_000和時鐘_180共同接入時鐘組合電路后輸出得到輸出時鐘；DCC鑒相器用于比較時鐘_000和時鐘_360的相位，DCC邏輯控制電路根據(jù)相位比較的結(jié)果控制第一DCC延遲鏈和第二DCC延遲鏈產(chǎn)生對應(yīng)的時鐘信號。

進一步，DLL電路包括DLL延遲鏈、DLL鑒相器、DLL邏輯控制電路和FB反饋電路；輸入時鐘經(jīng)DLL延遲鏈延遲后輸出得到時鐘_000；輸出時鐘經(jīng)FB反饋電路后輸出反饋時鐘；DLL鑒相器比較輸入時鐘和反饋時鐘的相位；DLL邏輯控制電路根據(jù)相位比較的結(jié)果控制DLL延遲鏈產(chǎn)生的時鐘_000。

本發(fā)明一種高頻延遲鎖相環(huán)的時鐘處理方法，將DLL電路中接入的輸入時鐘進行固定脈沖寬度的處理，然后依次通過DLL電路和DCC電路處理后得到輸出時鐘；輸入時鐘在進行固定脈沖寬度的處理時，先經(jīng)過一個固定延遲后產(chǎn)生輸入時鐘_1，輸入時鐘的上升沿產(chǎn)生固定脈沖寬度的時鐘的上升沿，輸入時鐘_1的上升沿產(chǎn)生固定脈沖寬度的時鐘的下降沿，從而得到固定脈沖寬度的時鐘，固定脈沖寬度不小于DLL電路要求的最小脈沖寬度。