[發(fā)明專利]基于工控機平臺的數(shù)字解調(diào)器

有效

• 申請?zhí)枺?/td>: 201410519989.7
• 申請日: 2014-09-30
• 公開（公告）號: CN104407532B
• 公開（公告）日: 2017-08-11
• 發(fā)明（設(shè)計）人: 陳金樹;安麗麗;樊小明;江維
• 申請（專利權(quán)）人: 清華大學(xué)
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 北京清亦華知識產(chǎn)權(quán)代理事務(wù)所(普通合伙)11201
• 代理人: 張大威

1.一種基于工控機平臺的數(shù)字解調(diào)器，其特征在于，包括：

電源，用于為所述數(shù)字解調(diào)器供電；

調(diào)制信號生成模塊，用于生成中頻信號；

解調(diào)模擬信號處理模塊，通過外設(shè)互聯(lián)標(biāo)準(zhǔn)PCI插槽與所述工控機平臺的底板相連，所述解調(diào)模擬信號處理模塊用于接收所述調(diào)制信號生成模塊或前端設(shè)備送來的所述中頻信號，對所述中頻信號進(jìn)行濾波和放大處理，對解調(diào)數(shù)字信號處理模塊解調(diào)和譯碼后的信號進(jìn)行發(fā)射極耦合邏輯電路ECL/低電壓差分信號LVDS電平轉(zhuǎn)換，并分別通過所述解調(diào)數(shù)字信號處理模塊的ECL接口和/或LVDS接口向后端接收設(shè)備或后端記錄設(shè)備輸出信號；

解調(diào)數(shù)字信號處理模塊，分別與所述解調(diào)模擬信號處理模塊和所述工控機平臺的底板相連，所述解調(diào)數(shù)字信號處理模塊用于對中頻模擬信號進(jìn)行數(shù)字解調(diào)、譯碼和幀同步處理，并輸出基帶信號至所述解調(diào)模擬信號處理模塊以進(jìn)行輸出電平轉(zhuǎn)換，或直接通過萬兆以太網(wǎng)輸出所述基帶信號；

存儲模塊，通過硬盤線與服務(wù)器主板相連，所述存儲模塊為高達(dá)8萬億字節(jié)的獨立冗余磁盤陣列RAID，所述存儲模塊用于解調(diào)數(shù)據(jù)和/或譯碼數(shù)據(jù)的本地存儲；以及

服務(wù)器主板，通過PCI總線與所述工控機平臺的底板相連，所述服務(wù)器主板的中央處理器CPU搭載Windows操作系統(tǒng)，所述服務(wù)器主板用于完成所有運算和處理功能。

2.根據(jù)權(quán)利要求1所述的基于工控機平臺的數(shù)字解調(diào)器，其特征在于，所述調(diào)制信號生成模塊包括調(diào)制數(shù)字信號處理模塊和調(diào)制模擬信號處理模塊，所述調(diào)制模擬信號處理模塊根據(jù)所述調(diào)制數(shù)字信號處理模塊的輸出生成所述中頻信號。

3.根據(jù)權(quán)利要求1所述的基于工控機平臺的數(shù)字解調(diào)器，其特征在于，所述解調(diào)模擬信號處理模塊包括：

低噪聲放大器，與所述調(diào)制信號生成模塊的輸出端相連，所述低噪聲放大器用于接收調(diào)制中頻信號，對所述中頻信號進(jìn)行放大，并輸出低噪聲放大信號；

帶通濾波器，與所述低噪聲放大器的輸出端相連，所述帶通濾波器可變帶寬和可自適應(yīng)信號速率，所述帶通濾波器用于對所述低噪聲放大信號進(jìn)行濾波，并輸出帶通濾波信號；

自動增益放大器，分別與所述帶通濾波器的輸出端和所述解調(diào)數(shù)字信號處理模塊的中頻輸入端相連，所述自動增益放大器用于對所述帶通濾波信號進(jìn)行增益放大，并輸出所述中頻模擬信號輸出至所述解調(diào)數(shù)字信號處理模塊的中頻輸入端；以及

單片機，分別與所述低噪聲放大器的控制端、所述帶通濾波器的控制端、所述自動增益放大器的控制端相連，所述單片機用于控制所述低噪聲放大器對所述中頻信號進(jìn)行放大、所述帶通濾波器對所述低噪聲放大信號進(jìn)行濾波以及所述自動增益放大器對所述帶通濾波信號進(jìn)行增益放大。

4.根據(jù)權(quán)利要求3所述的基于工控機平臺的數(shù)字解調(diào)器，其特征在于，所述解調(diào)模擬信號處理模塊還包括：

電可擦可編程只讀存儲器EEPROM，與所述單片機相連，所述EEPROM用于與所述單片機進(jìn)行數(shù)據(jù)交換。

5.根據(jù)權(quán)利要求3所述的基于工控機平臺的數(shù)字解調(diào)器，其特征在于，所述解調(diào)數(shù)字信號處理模塊包括：

信號緩沖器，與所述自動增益放大器的輸出端相連，所述信號緩沖器用于對所述中頻模擬信號進(jìn)行緩沖，并輸出差分信號；

模擬數(shù)字轉(zhuǎn)換器ADC采樣器，與所述信號緩沖器的輸出端相連，所述ADC采樣器用于對所述差分信號進(jìn)行采樣，并輸出采樣信號；

現(xiàn)場可編程門陣列FPGA芯片，與所述ADC采樣器的輸出端相連，所述FPGA芯片用于對所述采樣信號進(jìn)行處理，并輸出所述基帶信號；以及

同步動態(tài)隨機存儲器SDRAM，與所述FPGA芯片相連，所述SDRAM用于與所述FPGA芯片進(jìn)行數(shù)據(jù)交換以實現(xiàn)數(shù)據(jù)緩沖和保證傳輸數(shù)據(jù)及記錄數(shù)據(jù)的完整性與連續(xù)性。