[發明專利]用以降低編程干擾的存儲器裝置及其編程方法

有效

• 申請號: 201410508068.0
• 申請日: 2014-09-28
• 公開（公告）號: CN105280224B
• 公開（公告）日: 2019-06-28
• 發明（設計）人: 張國彬;張智慎
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: G11C16/06
• 分類號: G11C16/06;G11C16/10
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明公開了一種用以降低編程干擾的存儲器裝置及其編程方法，編程具有交替頁方向的三維與非門閃存的常見問題包括背圖案效應與圖案誘發編程干擾。改進的編程技術可實質上降低這些問題，并于設定存儲單元的閾值電壓時增加準確度。提供范例技術混合「透過字線」與「透過頁」編程的觀點。因此，每頁可由最靠近串行選擇結構的存儲單元開始編程，且多個偶數或奇數上的存儲單元可實質上同時被編程。

技術領域

本發明是有關于一種三維與非門(NAND)閃存，且特別是有關于一種用以降低編程干擾的存儲器裝置及其編程方法，用以降低編程干擾與背圖案效應(back-patterneffects)。

背景技術

與非門閃存為一非易失性存儲器且被廣泛地應用于包括移動電話、數字相機以及固態硬盤(solid-state hard drives)中。與非門(NAND)閃存的高儲存密度，尤其和或非門(NOR)閃存相比，具有相當大的市場滲透率。這樣的儲存密度是部分由于串聯存儲單元串行于一接地線(ground line)與位線之間而達成，可降低需要的金屬接點(metal contacts)數量。這些串行由于其與與非門柵極的相似性而一般被稱為「與非門串行」。與非門串行中的每一存儲單元可通過存儲單元與相鄰的其他的與非門串行分享的字線取得地址。在過去，與非門閃存已由一二維(平面)陣列實現，此二維平面是由字線與位線所定義，字線與位線彼此垂直交叉，存儲單元是形成于交叉點。

與非門串行布局已更進一步發展，以達到具有更大的儲存密度。這樣的努力導致三維與非門閃存的發展，存儲單元是垂直疊層于彼此的頂部。

圖1繪示一三維與非門閃存以及使用多種晶體管控制的示意圖。此圖中繪示四頁150、151、152、153(頁0至頁3)，包含八個與非門串行110。每個與非門串行110包括多個存儲單元，例如是存儲單元112。每個存儲單元可使用位線140、141(BL₀與BL₁)至少其中之一、串行選擇線130、131、132、133(SSL₀至SSL₃)至少其中之一與字線120、121、120n(WL₀至WL_n)至少其中之一提供地址。位線140、141可連接存儲平面190、191，存儲平面190、191被定義于陣列結構中的不同深度，使與不同位線相關的存儲平面在一Z方向184上可疊層于彼此的頂部。在圖1的實施例中，位線140(BL₀)存取平面190(平面0)，而位線141(BL₁)存取平面191(平面1)，平面191在平面190之上。此外，位線140、141可被提供于陣列結構的相對側。

串行選擇線130、131、132、133可連接串行選擇晶體管135，串行選擇晶體管135形成于串行選擇結構中，位于陣列結構的相對側。這些串行選擇晶體管連接陣列結構于芯片上感測電路(on-chip sense circuitry)(未繪示)，感測電路附接于每一位線140、141。每一頁可與一特定串行選擇線相關。如圖所示，頁150(頁0)由串行選擇線130提供地址，頁151(頁1)由串行選擇線131提供地址，頁152(頁2)由串行選擇線132提供地址，頁153(頁3)由串行選擇線133提供地址。如此可使串行選擇線訊號傳送于一特定串行選擇線，以選擇存儲單元的一特定頁(例如是一特定疊層)，有效地設定一「x」坐標于一X方向180。要注意的是，每一頁可具有多個與非門串行110，每個與非門串行110具有一相關的串行選擇晶體管。

連接于偶數頁150、152的串行選擇晶體管135可形成一第一串行選擇結構于陣列的一側，而連接于奇數頁151、153的串行選擇晶體管135可形成一第二串行選擇結構于陣列的相對另一側。

字線120、121、120n可連接于存儲單元的柵極。因此，一字線訊號可于一選定的反及柵串行中提供一特定存儲單元地址，因而設定一「y」坐標于一Y方向182。