[發(fā)明專利]用于多個順序地址轉(zhuǎn)換的合并的TLB結構

有效

• 申請?zhí)枺?/td>: 201410498401.4
• 申請日: 2014-09-25
• 公開（公告）號: CN104516833B
• 公開（公告）日: 2018-02-06
• 發(fā)明（設計）人: B·W·欽;S·S·穆克吉;W·P·斯尼德二世;M·S·伯通;R·E·凱斯勒
• 申請（專利權）人: 凱為公司
• 主分類號: G06F12/10
• 分類號: G06F12/10
• 代理公司: 北京市金杜律師事務所11256
• 代理人: 王茂華

1.一種將地址轉(zhuǎn)換高速緩存在存儲器架構中的電路，包括：

一個高速緩存，被配置成用于存儲多個地址域之間的多種轉(zhuǎn)換，該高速緩存作為一個第一邏輯部分和一個第二邏輯部分可尋址，該第一邏輯部分被配置成用于存儲一個第一地址域和一個第二地址域之間的多種轉(zhuǎn)換，該第二邏輯部分被配置成用于存儲該第二地址域與一個第三地址域之間的多種轉(zhuǎn)換；

一個處理器，被配置成用于使一個地址請求與該高速緩存匹配并輸出一個相應的地址結果；以及

一個寄存器，被配置成用于定義該第一和第二邏輯部分之間的一個邊界，所述邊界指示所述高速緩存內(nèi)的位置，所述位置由存儲在所述寄存器中的值定義。

2.如權利要求1所述的電路，其中，該處理器被進一步配置成用于使該第一地址域中的一個地址請求與該第一邏輯部分中的多個條目匹配，從而確定一個具有該第二地址域中的一個地址的相應的條目。

3.如權利要求2所述的電路，其中，該處理器被進一步配置成用于使該第一邏輯部分中所確定的該條目與該第二邏輯部分中的多個條目匹配，從而確定一個具有該第三地址域中的一個地址的相應的條目，該地址結果包括該第三地址域中的該地址。

4.如權利要求1所述的電路，其中，該處理器被進一步配置成用于使該第二地址域中的一個地址請求與該第二邏輯部分中的多個條目匹配，從而確定一個具有該第三地址域中的一個地址的相應的條目，該地址結果包括該第三地址域中的該地址。

5.如權利要求1所述的電路，其中，該高速緩存中的多個條目的至少一個子集包括一個索引標識符，并且進一步包括一個解碼器，該解碼器被配置成用于基于該索引標識符定位該高速緩存中的一個條目。

6.如權利要求5所述的電路，其中，該地址請求包括該索引標識符的一個指示。

7.如權利要求6所述的電路，其中，該索引標識符被配置在一個索引標識符序列中，該序列的順序取決于該地址請求的一個來源。

8.如權利要求1所述的電路，其中，該邊界的位置根據(jù)一個存儲于該寄存器的值而變化。

9.如權利要求8所述的電路，其中，該第一和該二邏輯部分中的至少一個的一個大小根據(jù)存儲于該寄存器的該值而變化。

10.如權利要求9所述的電路，其中，該處理器被進一步配置成用于響應于該第一和第二邏輯部分中的該至少一個的該大小被改變來更新該高速緩存中的多個條目。

11.如權利要求1所述的電路，其中，該第一地址域是一個客戶機虛擬地址域，該第二地址域是一個客戶機物理地址域，并且該第三地址域是一個根物理地址域。

12.如權利要求1所述的電路，其中，該高速緩存中的每個條目包括一個指示該條目是該第一邏輯部分還是該第二邏輯部分的一個成員的位。

13.如權利要求12所述的電路，其中，該地址請求包括該位對應于所請求的一個條目的一個指示。

14.如權利要求1所述的電路，其中，該處理器被配置成用于在一個給定時間段內(nèi)抑制多個匹配條目所導致的一次異常。

15.如權利要求14所述的電路，其中，該給定時間段包括多個發(fā)送該地址請求的來源之間的一種過渡。

16.如權利要求1所述的電路，其中，該高速緩存中的每個條目包括一個指示一個與該條目相關聯(lián)的來源的位。

17.如權利要求1所述的電路，其中，該處理器被配置成用于基于該地址請求的一個來源控制對該第一邏輯部分和該第二邏輯部分的訪問。

18.如權利要求1所述的電路，其中，一個高速緩存被進一步配置成作為一個第三邏輯部分可尋址，該第三邏輯部分被配置成用于存儲該第三地址域與一個第四地址域之間的轉(zhuǎn)換，并且其中，該寄存器被進一步配置成用于定義該第二和第三邏輯部分之間的一個邊界。

19.如權利要求1所述的電路，其中，該處理器被進一步配置成用于基于該地址請求中的一個指示搜索該第一和第二邏輯部分中的所選擇的一個或兩者。

20.如權利要求1所述的電路，其中，該處理器被進一步配置成用于：在針對該地址請求檢測該高速緩存中的一個丟失的條目時，輸出一個對于對應于該丟失的條目的一種轉(zhuǎn)換的請求。