[發明專利]一種存儲器陣列中位線引出電路和存儲器

在審

• 申請號: 201410491963.6
• 申請日: 2014-09-23
• 公開（公告）號: CN105513628A
• 公開（公告）日: 2016-04-20
• 發明（設計）人: 舒清明;胡洪;張建軍
• 申請（專利權）人: 北京兆易創新科技股份有限公司
• 主分類號: G11C7/18
• 分類號: G11C7/18
• 代理公司: 北京品源專利代理有限公司 11332
• 代理人: 胡彬;鄧猛烈

技術領域

本發明涉及存儲器技術領域，尤其涉及一種存儲器陣列中位線引出電路和 存儲器。

背景技術

傳統的存儲芯片的版圖設計中，包含位線、字線、譯碼電路和存儲單元等。 存儲器中的若干個存儲單元用于編程/擦除程序、指令等數據，是存儲器的存儲 元件，每一個存儲單元均位于字線和位線的交叉處、連接在字線和位線上，因 此位于多條位線上的存儲器的存儲單元也常常被排列為區塊或陣列。譯碼電路 通常與存儲單元的陣列，具體是與字線和位線連接，用于通過相應的字線和位 線選取存儲單元，使對存儲單元進行操作，因此存儲器中的每個存儲單元均能 夠通過適當的字線和位線的組合而被選取。

現有技術中，存儲芯片的版圖設計中，若干條連接多個存儲單元的位線從 一個方向引出與譯碼電路連接，隨著存儲器件的發展，存儲芯片中存儲單元的 集成密度越來越高，因此面臨位線排列緊密、布線資源減少的難題。對于一個 集成度高的存儲芯片，若欲將該存儲芯片中所有位線連接到譯碼電路中，則將 占用該存儲芯片非常大的版圖面積、使存儲芯片的譯碼電路面積減少，造成犧 牲譯碼電路晶體管尺寸換取位線布線空間的局面；若減少位線布線空間，雖然 可能增加譯碼電路面積，但不足以把所有位線連接到譯碼電路，造成存儲器件 性能降低。由此可見，現有技術中存在存儲器陣列的位線布線通道不足的問題。

發明內容

本發明提供一種存儲器陣列中位線引出電路和存儲器，通過將位線劃分為 兩類，并引至不同的方向、連接至對應的譯碼電路，使存儲器陣列的位線排列 疏松，只占據了較少的存儲器版圖面積，相應的增加了譯碼電路的面積，并且 在有限的布線通道中能夠使位線全部連接至譯碼電路，能夠有效解決存儲器陣 列的位線布線通道不足的問題，實現了節省版圖面積、增加譯碼電路面積、提 高存儲器性能的效果。

第一方面，本發明提供了一種存儲器陣列中位線引出電路，包括：

將所述存儲器陣列中的位線劃分為第一類位線和第二類位線；

所述第一類位線通過第一方向引出，并與第一譯碼電路連接；

所述第二類位線通過第二方向引出，并與第二譯碼電路連接。

進一步地，所述第一類位線為奇數位線，所述第二類位線為偶數位線。

進一步地，所述第一類位線和所述第二類位線的長度一致。

進一步地，所述第一方向和所述第二方向相反。

進一步地，所述第一方向為左，所述第二方向為右；或者所述第一方向為 上，所述第二方向為下。

進一步地，所述存儲器陣列中的位線與所述存儲器陣列中的字線垂直。

第二方面，本發明提供了一種存儲器，所述存儲器包括譯碼電路、全局位 線和存儲器陣列，其中，所述譯碼電路包括第一譯碼電路和第二譯碼電路，所 述存儲器陣列包括字線陣列和位線陣列；

所述字線陣列中的字線與所述位線陣列中的位線垂直；

所述位線陣列的位線引出電路為上述第一方面所述的電路；

所述第一譯碼電路分別與所述存儲器陣列中的位線陣列和所述全局位線連 接；

所述第二譯碼電路分別與所述存儲器陣列中的位線陣列和所述全局位線連 接。

本發明提供的一種存儲器陣列中位線引出電路和存儲器，通過將存儲器陣 列的位線分為第一類位線和第二類位線，第一類位線通過第一方向引出并連接 至第一譯碼電路，第二類位線通過第二方向引出并連接至第二譯碼電路，使存 儲器陣列的位線排列疏松，只占據了較少的存儲器版圖面積，相應的增加了譯 碼電路的面積，并且在有限的布線通道中能夠使位線全部連接至譯碼電路，能 夠有效解決存儲器陣列的位線布線通道不足的問題，實現了節省版圖面積、增 加譯碼電路面積、提高存儲器性能的效果。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施 例或現有技術描述中所需要使用的附圖做一簡單地介紹，顯而易見地，下面描 述中的附圖是本發明的一些實施例，對于本領域普通技術人員來講，在不付出 創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1是本發明實施例一提供的一種存儲器陣列中位線引出電路的流程圖；

圖2是本發明實施例一提供的一種存儲器陣列中位線引出電路的示意圖；