[發明專利]多晶硅薄膜的制備方法

在審

• 申請號: 201410491543.8
• 申請日: 2014-09-24
• 公開（公告）號: CN104217940A
• 公開（公告）日: 2014-12-17
• 發明（設計）人: 江潤峰;孫天拓
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/285
• 分類號: H01L21/285
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙) 31275
• 代理人: 吳世華;林彥之

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種多晶硅薄膜的制備方法。

背景技術

隨著超大規模集成電路的迅速發展，芯片的集成度越來越高，元器件的尺寸越來越小，因器件的高密度、小尺寸引發的各種效應應對半導體工藝制作結果的影響也日益突出，常需要針對小尺寸器件進行新的工藝改進。以多晶硅柵極的制作為例，當器件尺寸縮小后，采用原有的大尺寸器件的柵極制作的小尺寸器件易出現柵極漏電流性能較差的現象，該柵極制作方法對于小尺寸器件已不再適用，需要對其進行改進優化。

金屬氧化物半導體晶體管(MOSET)是集成電路中一種重要的基本元器件，其主要由半導體襯底、柵氧化層、多晶硅柵極、柵極側壁層和源漏摻雜區組成。

圖1是現有MOS器件制作方法的剖面圖，如圖1所示，首先在襯底101上形成柵氧化層102，然后沉積一層多晶硅薄膜103。在大尺寸器件多晶硅柵極的制作中，該多晶硅薄膜通常為單層結構。

接著，為有效降低多晶硅柵極的電阻值，提高器件性能，對多晶硅柵極103進行生長后的離子注入處理，這是影響該器件性能的關鍵工藝之一。再接著，刻蝕該多晶硅薄膜103及柵氧化層102，形成柵極；沉積柵極側壁介質層，并刻蝕形成柵極側壁層104；最后，以柵極和柵極側壁層104為掩模進行離子注入，形成源漏區105和106。

上述MOS器件的制作過程中，多晶硅薄膜的形成質量對器件性能的影響至關重要。一方面，其與下層材料之間的交界面質量會影響到器件的漏電流等電特性；另一方面，其在各晶片之間、以及同一晶片之內的薄膜厚度的一致性(uniformity)也會直接直接影響到形成的各器件之間性能的一致性，甚至影響到器件的成品率。

尤其在小尺寸器件中，要求該多晶硅薄膜既要具有高質量的交界面，又要具有高的平整度或一致性。

例如，在浮柵晶體管單元(Floating-gate?transistor?Cell)結構中，整個浮柵晶體管單元結構有連續的6層薄膜組成，如何提高6層薄膜的平整度對可靠性有較大影響，其中的兩層多晶硅層(Floating?Gate(浮置柵極)和Control?Gate(控制柵極))是厚度最厚的兩層膜，對整體的厚度平整度有重大影響。如圖2的TEM(透射電鏡)照片所示，浮置柵極層上表面出現明顯的凹凸不平，而下表面光滑平整。在不平整的浮置柵極層層上再生長ONO(Oxide/Nitride/Oxide)層會疊加放大不平整度，當再生長上控制柵極層時不平整度被進一步放大。這對產品的可靠性帶來不確定性。

此外，在凹形結構中填充多晶硅時，容易形成空洞(void)，如圖3所示，后續工藝也不能使空洞愈合，對產品性能帶來巨大影響。

現有的多晶硅薄膜形成方法中，通常以硅烷(SiH₄)為特氣，在500℃以上，采用爐管低壓化學氣相沉積工藝，其反應機理為：SiH₄吸附在硅片表面；SiH₄分解為SiH₂；SiH₂進一步分解為Si。

然而，SiH₄在硅表面吸附很慢，限制整個反應速度，圖4是多晶硅薄膜生長厚度和時間關系示意圖，如圖可見，前2分鐘沒有生成多晶硅，2分鐘薄膜厚度才按照現行生長。此外，不同的反應溫度得到的硅結構也不同，一般而言，500-570℃生長無定型硅(amorphous)，570-600℃生長無定型硅和微晶硅(microcrystal)，600-650℃生長多晶硅(poly)。因此，當反應溫度低于500℃，生長速率太慢而不能用于生長多晶硅，而當反應溫度高于650℃，生長的多晶硅薄膜表面平整度會過于粗糙。

綜上，如何提供一種新的多晶硅薄膜制備方法，以改善其表面粗糙度(surface?roughness)，并消除薄膜中的裂縫(seam)、空洞，是本領域技術人員亟待解決的技術問題之一。

發明內容

為了解決上述現有技術存在的問題，本發明提供一種多晶硅薄膜的制備方法，以解決現有多晶硅薄膜制造工藝中，薄膜表面不平整，薄膜內有縫隙、空洞的技術問題。

本發明提供的多晶硅薄膜的制備方法，其包括以下步驟：

步驟S01，提供一襯底，并放入反應設備內；

步驟S02，通入乙硅烷(Si₂H₆)，并使乙硅烷分解出SiH₃，SiH₃在該襯底表面迅速吸附形成薄膜；