[發明專利]一種快速輸入/輸出Fast I/O的工藝映射方法

有效

• 申請號: 201410490484.2
• 申請日: 2014-09-23
• 公開（公告）號: CN105512351B
• 公開（公告）日: 2019-03-15
• 發明（設計）人: 孟祥龍;耿嘉;王元鵬;劉明
• 申請（專利權）人: 京微雅格（北京）科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京億騰知識產權代理事務所 11309
• 代理人: 陳霽

本發明涉及一種快速輸入/輸出Fast I/O的工藝映射方法，所述方法包括：獲取根據寄存器傳輸級RTL設計綜合后的網表中的一個輸入/輸出I/O；根據用戶約束確定當前所述I/O是否為Fast I/O；當所述I/O為Fast I/O時，進行設計規則DRC檢查；當DRC檢查通過時，將在所述網表中直接與所述I/O相連接的一個或多個寄存器映射到FPGA的輸入/輸出控制模塊IOC中的一個或多個寄存器；映射的所述IOC中的寄存器，與被映射的所述與I/O相連接的寄存器的時鐘信號同步。

技術領域

本發明涉及微電子領域中的集成電路設計技術領域，特別是一種快速輸入/輸出Fast I/O的工藝映射方法。

背景技術

現場可編程邏輯門陣列(Field Programmable Gate Array,FPGA)是一種具有豐富硬件資源、強大并行處理能力和靈活可重配置能力的邏輯器件。這些特征使得FPGA在數據處理、通信、網絡等很多領域得到了越來越多的廣泛應用。

工藝映射(Technology Mapping)是FPGA涉及流程中，連接前端邏輯綜合和后端布局布線的重要橋梁。在這一階段，與工藝無關的電路網表在一定的硬件約束條件下，映射到工藝庫的相關結構，工藝映射方法直接影響到FPGA的性能。

發明內容

本發明提供了一種FPGA存儲器的工藝映射方法，能夠實現一種FPGA Fast I/O端口寄存器到輸入/輸出控制模塊(Input Output Control module,IOC)的工藝映射,從而有效減少I/O相關路徑的延時。

本發明實施例提供了一種Fast I/O的工藝映射方法，包括：

獲取根據寄存器傳輸級RTL設計綜合后的網表中的一個輸入/輸出I/O；

根據用戶約束確定當前所述I/O是否為Fast I/O；

當所述I/O為Fast I/O時，進行設計規則DRC檢查；

當DRC檢查通過時，將在所述網表中直接與所述I/O相連接的一個或多個寄存器映射到FPGA的輸入/輸出控制模塊IOC中的一個或多個寄存器；映射的所述IOC中的寄存器，與被映射的所述與I/O相連接的寄存器的時鐘信號同步；

其中，所述IOC中的寄存器包括:輸入寄存器、輸出寄存器和輸出使能寄存器；所述與所述I/O相連接的一個或多個寄存器包括：與I/O相連接的輸入寄存器,和/或與I/O相連接的輸出寄存器,和/或與I/O相連接的輸出使能寄存器。

優選的，所述DRC檢查包括：

當向一個IOC中映射多個寄存器時，確定所述多個寄存器是否分別具有相同的時鐘信號clk、時鐘使能信號clk_en、置位信號set和復位信號reset。

優選的，所述DRC檢查包括：

確定所述IOC的數據輸入端是否只驅動與I/O相連接的寄存器。

進一步優選的，所述將在所述網表中直接與所述I/O相連接的一個或多個寄存器映射到FPGA的輸入/輸出控制模塊IOC中的一個或多個寄存器具體為：

當所述IOC的數據輸入端只驅動與I/O相連接的輸入寄存器時，將所述與I/O相連接的輸入寄存器映射到所述IOC中的輸入寄存器。

優選的，所述DRC檢查包括：

確定所述網表中一個直接與所述I/O相連接的輸出使能寄存器輸出的輸出使能信號是否控制多個輸出寄存器的輸出。

進一步優選的，所述將在所述網表中一個直接與所述I/O相連接的或多個寄存器映射到FPGA的輸入/輸出控制模塊IOC中的一個或多個寄存器具體為：