[發明專利]一種用于流水線模數轉換器的輸出延時電路

有效

• 申請號: 201410485216.1
• 申請日: 2014-09-22
• 公開（公告）號: CN104270151B
• 公開（公告）日: 2017-05-03
• 發明（設計）人: 呂堅;闕隆成;劉慧芳;張壤勻;周云
• 申請（專利權）人: 電子科技大學
• 主分類號: H03M1/12
• 分類號: H03M1/12;H03K17/28
• 代理公司: 成都行之專利代理事務所(普通合伙)51220
• 代理人: 譚新民

技術領域

本發明涉及流水線模數轉換器技術領域，尤其是涉及一種用于流水線模數轉換器的輸出延時電路。

背景技術

常見的模數轉換器（ADC）包括閃爍型 ADC、兩步式 ADC、流水線 ADC、逐次逼近ADC 等，且不同結構的 ADC 具有不同的特點。其中，流水線 ADC 在面積、功耗、速度和精度方面有著較好的折中，逐漸成為高速高精度 ADC 的實現方式之一。流水線 ADC 廣泛地應用于數據獲取系統(data acquisition systems)、數字通信系統(digital communication systems)，這些系統都需要模數轉換器具有較高的精度和速度。

CMOS晶體管的特征尺寸（feature size）不斷縮小，其有效線寬已經從微米量級進入到納米量級。研究怎樣在此基礎上進一步減小芯片的面積，增加其集成度，就成為一種可行的方法。

由于輸出信號不是同時輸出的，所以在信號到達數字校正模塊之前要將各位進行校準使他們在時間上同步。傳統的由D觸發器為延時單元電路構成的輸出延時電路比較復雜，單個D觸發器所包含的管子數目就有幾十，占用芯片的面積較大。

發明內容

本發明的目的之一是提供一種結構簡單、能夠大大減小芯片的占用面積的用于流水線模數轉換器的輸出延時電路。

本發明公開的技術方案包括：

提供了一種用于流水線模數轉換器的輸出延時電路，其特征在于，包括：時鐘產生電路10，所述時鐘產生電路10產生第一控制信號CK0、第二控制信號CK1、第一控制反相信號CKB0和第二控制反相信號CKB1，其中所述第一控制反相信號CKB0與所述第一控制信號CK0反相，所述第二控制反相信號CKB1與所述第二控制信號CK1反相；奇數次延時電路30，所述奇數次延時電路30對輸入數據做奇數次延時，所述奇數次延時電路30包括偶數個基本延時單元電路，所述偶數個基本延時單元電路順序連接；偶數次延時電路20，所述偶數次延時電路20對輸入數據做偶數次延時，所述偶數次延時電路20包括奇數個基本延時單元電路和第一反相器，所述奇數個基本延時單元電路順序連接，所述第一反相器的輸入端連接到所述奇數個基本延時單元電路中的最靠近所述第一反相器的基本延時單元電路的輸出端。

本發明的一個實施例中，每個所述基本延時單元電路包括傳輸門30和第二反相器31，其中：所述傳輸門30的輸入端連接到所述基本延時單元電路的輸入端，所述傳輸門30的輸出端連接到所述第二反相器31的輸入端；所述第二反相器31的輸出端連接到所述基本延時單元電路的輸出端。

本發明的一個實施例中，在所述偶數次延時電路20和所述奇數次延時電路30中，相鄰的兩個基本延時單元中的一個基本延時單元的傳輸門的第一控制端連接到所述第一控制信號CK0、第二控制端連接到所述第一控制反相信號CKB0，而所述相鄰的兩個基本延時單元中的另一個基本延時單元的傳輸門的第一控制端連接到所述第二控制信號CK1、第二控制端連接到所述第二控制反相信號CKB1。

本發明的一個實施例中，所述第一控制信號CK0與所述第二控制信號CK1相互不交疊。

本發明的實施例中的用于流水線模數轉換器的輸出延時電路結構簡單，并且能夠大大減小芯片占用面積。

附圖說明

圖1是本發明一個實施例的用于流水線模數轉換器的輸出延時電路的結構示意圖。

圖2是本發明一個實施例的基本延時單元電路的結構示意圖。

圖3是本發明一個實施例的兩個相鄰的基本延時單元電路的連接的示意圖。

圖4為本發明一個實施例的8位PL_ADC的輸出延時電路的奇數次延時電路的結構示意圖。

圖5為本發明一個實施例的8位PL_ADC的輸出延時電路的時鐘產生電路的示意圖。

圖6為本發明一個實施例的8位PL_ADC的輸出延時電路的偶數次延時電路的結構示意圖。

圖7為圖5中的時鐘產生電路產生的控制信號的示意圖。

具體實施方式

下面將結合附圖詳細說明本發明的實施例的用于流水線模數轉換器的輸出延時電路的具體結構。

如圖1所示，本發明的一個實施例中，一種用于流水線模數轉換器的輸出延時電路包括時鐘產生電路10、奇數次延時電路30和偶數次延時電路20。