[發明專利]基于FPGA的寄存器使能信號優化方法

有效

• 申請號: 201410483079.8
• 申請日: 2014-09-19
• 公開（公告）號: CN105488237B
• 公開（公告）日: 2019-03-08
• 發明（設計）人: 耿嘉;劉明
• 申請（專利權）人: 京微雅格（北京）科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京億騰知識產權代理事務所 11309
• 代理人: 陳霽

1.一種基于FPGA的寄存器使能信號優化方法，其特征在于，所述方法包括：

對寄存器傳輸級RTL代碼進行綜合，生成第一門級網表，所述第一門級網表包括節點；

取出所述節點中的第一節點，將所述第一節點放入第一隊列中；

查詢所述第一門級網表，獲取第二節點；

如果所述第二節點為寄存器的輸出端口，獲取寄存器輸出保持第一路徑，修改所述第一門級網表和所述寄存器輸出保持第一路徑中的多路選擇器的使能信號，生成第二門級網表，其中，所述第二節點是所述第一節點的源節點；

如果所述第二節點不為寄存器的輸出端口，判斷所述第二節點是否為多路選擇器的輸出端口；

當所述第二節點是多路選擇器的輸出端口時，將第三節點和第四節點放入所述第一隊列中，其中，所述第三節點和第四節點為所述多路選擇器的輸入端口；

遍歷所述第一隊列中的節點，直至所述第一隊列為空。

2.根據權利要求1所述的方法，其特征在于，所述節點具體為寄存器的輸出端口和/或寄存器與多路選擇器相連的端口和/或多路選擇器間相連的端口。

3.根據權利要求1所述的方法，其特征在于，所述如果所述第二節點為寄存器的輸出端口，獲取寄存器輸出保持第一路徑，修改所述第一門級網表和所述寄存器輸出保持第一路徑中的多路選擇器的使能信號，生成第二門級網表具體包括：

如果所述第二節點為寄存器的輸出端口，刪除所述第一門級網表中的所述第二節點所在的多路選擇器，并將該多路選擇器的輸入端口的源節點與該多路選擇器輸出端口驅動的全部節點相連；

將所述寄存器輸出保持第一路徑中的多路選擇器的使能信號連接至與非門的輸入端；

當所述寄存器不具有使能信號時，所述與非門輸出第一信號，將所述第一信號輸入至所述寄存器的使能端，生成第二門級網表。

4.根據權利要求3所述的方法，其特征在于，所述將所述寄存器輸出保持第一路徑中的多路選擇器的使能信號連接至與非門的輸入端具體包括：

當所述寄存器輸出保持第一路徑中的多路選擇器的數據輸入端為0時，將所述數據輸入端為0的多路選擇器的使能端經非門后，連接至與非門的輸入端。

5.根據權利要求4所述的方法，其特征在于，所述方法還包括：

當所述寄存器具有寄存器使能信號時，將所述與非門的輸出端連接至與門的一輸入端，將所述寄存器使能信號連接至所述與門的另一輸入端，將所述與門的輸出端連接至寄存器的使能端；

所述與門輸出第二信號，將所述第二信號輸入至所述寄存器的使能端，生成第二門級網表。

6.根據權利要求1所述的方法，其特征在于，所述第一隊列具體為先進先出隊列。

7.根據權利要求1-6任一項所述的方法，其特征在于，所述寄存器為8位寄存器組。