[發明專利]層次LVS中的PORT歸納匹配方法

有效

• 申請號: 201410480673.1
• 申請日: 2014-09-19
• 公開（公告）號: CN105426555B
• 公開（公告）日: 2018-09-25
• 發明（設計）人: 李楨榮;李志梁;戴文華;韓永朋;白麗雙
• 申請（專利權）人: 北京華大九天軟件有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明提供一種層次LVS中的PORT歸納匹配方法，能夠充分利用所有父單元中所有子單元實例的PIN上連接關系，無論是已經確定匹配關系的PIN匹配對還是未匹配的多個PIN線網組成的分組，均按照統一方法歸納整理出權重值給子單元，從而幫助子單元確定其PORT的匹配或者分組關系，減少LVS層次驗證的循環迭代次數。

技術領域

本發明屬于半導體集成電路自動化設計領域，主要涉及后端版圖設計（Layout）與原理圖設計（Schematic）一致性檢查（LVS－Layout Versus Schematic）技術。

背景技術

版圖設計和驗證是集成電路設計流程中重要的一環，高效準確的驗證能夠有效地提高集成電路設計的效率，極大降低設計失敗的風險，是集成電路在流片之前的最后一個驗證環節。然而隨著工藝不斷的向著納米級發展，在超大規模乃至甚大規模集成電路設計中，版圖規模急劇膨脹，Flat（打散）的版圖驗證方法開始漸漸不能應對這種甚大規模級別的版圖驗證，層次版圖驗證方法的優點逐漸體現出來：利用版圖在設計過程中所具有層次的特點，對多次重復出現的版圖單元只需驗證一次，減少冗余的驗證操作和運算，從而有效提高計算效率。

層次LVS驗證是版圖驗證中兩個最大的驗證環節之一，首先需要從版圖中提取出層次網表，然后與原理圖的層次網表進行同構比較，這種比較基于網表層次，依次對各個單元進行同構比較。相對于傳統的Flat LVS驗證方法，層次化LVS的思想就是利用原理圖和版圖網表本身具有層次性的特點，減少重復比較，避免了在打散情況下，若一個單元被引用了n次，則打散LVS要對這個單元的內容作n次比較，同樣的，若單元內有一個LVS錯，則打散LVS對同一個錯會報n次等情況。由此可見，層次LVS比打散LVS充分利用了版圖數據的層次化關系，在處理電路的規模、減少數據處理時間、減少內存占用、和減少錯誤結果數量等諸方面有著極大的優越性。對規模超過百萬晶體管的集成電路設計優勢更加明顯。

對于層次的LVS驗證，在理想情況下，按照拓撲或者反拓撲順序把所有單元依次比較一次就能夠完成LVS比較，但是在實際中，單元中可能包含對稱電路導致PORT（端口）相互可交換，或者單元實例的PIN（引腳）對稱連接造成無法一次性決定Layout與Schematic的對應匹配關系，當出現類似情況時，層次LVS驗證通常會任意選定匹配關系或者多次循環反復比較。快速高效地確定這種狀態下的PORT對應匹配關系，成為層次LVS通常需要重點解決的問題。

部分術語和簡寫的說明：

層次單元XXX-YYY ：表示由Layout 單元XXX和Schematic單元YYY所組成的層次單元；

層次單元XXX ： 層次單元（XXX-XXX）的簡寫；

PORT是一種特殊的線網，是單元中與外部環境連接的線網；

PIN是PORT在父單元中的表現形式，子單元實例X引用單元SC，則每個SC的PORT就是一個X的PIN，父單元中的線網通過PIN與子單元的PORT相連接；

匹配對（Node1，Node2）：表示Layout中Node1與Schematic中Node2匹配，Node1和Node2可以是線網或者器件或者單元實例；

分組關系{(Node1,Node2,..,Noden),(_Node1,_Node2,…,_Noden)}:表示Layout中節點Node1，Node2,..,Noden與Schematic中_Node1,_Node2,…,_Noden不能確定具體的一一對應的匹配關系，但由于對稱關系屬于同一組，即Layout中第i個節點Nodei有可能與Schematic (_Node1,_Node2,…,_Noden)中任何一個節點匹配，而不會與Schematic中(_Node1,_Node2,…,_Noden)以外的其他節點匹配。

發明內容