[發明專利]一種FinFET結構及其制造方法

有效

• 申請號: 201410459574.5
• 申請日: 2014-09-10
• 公開（公告）號: CN105470300B
• 公開（公告）日: 2019-02-22
• 發明（設計）人: 劉云飛;尹海洲;李睿
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L29/10;H01L21/336
• 代理公司: 北京漢昊知識產權代理事務所(普通合伙) 11370
• 代理人: 朱海波

本發明提供了一種FinFET結構及其制造方法，包括：襯底(100)；第一鰭片，所述第一鰭片包括第一溝道區(210)和位于第一溝道區上方的源區(211)，其中所述源區比所述第一溝道區更寬；第二鰭片，所述第二鰭片與第一鰭片平行，包括第二溝道區(220)和位于第二溝道區上方的漏區(221)其中所述漏區比所述第二溝道區更寬；柵極疊層(300)，所述柵極疊層覆蓋所述襯底和第一、第二溝道區(210、220)的側壁；隔離區(230)，所述隔離區(230)位于所述源區(211)和漏區(221)兩側，柵極疊層(300)上方，用于隔離源區、漏區和柵極疊層。本發明在現有FinFET工藝的基礎上提出了一種新的器件結構，使器件的柵長不受footprint尺寸限制，有效地解決了短溝道效應所帶來的問題。

技術領域

本發明涉及一種半導體器件制造方法，具體地，涉及一種FinFET制造方法。

技術背景

摩爾定律指出：集成電路上可容納的晶體管數目每隔18個月增加一倍，性能也同時提升一倍。目前，隨著集成電路工藝和技術的發展，先后出現了二極管、MOSFET、FinFET等器件，節點尺寸不斷減小。然而，2011年以來，硅晶體管已接近了原子等級，達到了物理極限，由于這種物質的自然屬性，除了短溝道效應以外，器件的量子效應也對器件的性能產生了很大的影響，硅晶體管的運行速度和性能難有突破性發展。因此，如何在在無法減小特征尺寸的情況下，大幅度的提升硅晶體管的性能已成為當前亟待解決的技術難點。

發明內容

本發明提供了一種U型FinFET結構及其制造方法，在現有FinFET工藝的基礎上提出了一種新的器件結構，使器件的柵長不受footprint尺寸限制，有效地解決了短溝道效應所帶來的問題。具體的，該結構包括：

襯底；

第一鰭片，所述第一鰭片包括第一溝道區和位于第一溝道區上方的源區，其中所述源區比所述第一溝道區更寬；

第二鰭片，所述第二鰭片與第一鰭片平行，包括第二溝道區和位于第二溝道區上方的漏區，其中所述漏區比所述第二溝道區更寬；

柵極疊層，所述柵極疊層覆蓋所述襯底和第一、第二溝道區的側壁；

隔離區，所述隔離區位于所述源區和漏區兩側，柵極疊層上方，用于隔離源區、漏區和柵極疊層。

其中，所述第一溝道區和第二溝道區具有相同的高度、厚度和寬度。

其中，所述第一溝道區和第二溝道區之間的距離為5～50nm，所述源區和漏區之間的距離為5～30nm。

其中，所述源區和漏區為立方體結構。

其中，所述柵極疊層與所述第一、第二溝道區頂部平齊。

其中，所述柵極疊層包括：界面層、高K介質層、金屬柵功函數調節層以及多晶硅。

相應的，本發明還提供了一種U型FinFET器件制造方法，包括：

a.提供襯底；

b.在所述襯底上形成第一、第二溝道區；

c.在所述第一、第二溝道區上方形成掩膜，在所述掩膜中形成源漏區空位；

d在所述源漏區空位中形成源漏區；

e.在襯底上形成柵極疊層，覆蓋所述第一、第二溝道區；

f.在所述源漏區兩側，柵極疊層上方形成隔離區。

其中，所述襯底具有N型或P型摻雜，雜質濃度為1e10¹⁵cm^-2。

其中，所述第一、第二溝道區由襯底刻蝕形成，具有與襯底相同的摻雜類型和濃度分度。