[發(fā)明專利]半導(dǎo)體存儲裝置

有效

• 申請?zhí)枺?/td>: 201410453807.0
• 申請日: 2014-09-05
• 公開（公告）號: CN104916316B
• 公開（公告）日: 2019-02-12
• 發(fā)明（設(shè)計）人: 鐮田英行;南稔郁;東辻哲平;佐藤敦祥;米浜敬祐;馬場康幸;篠原廣
• 申請（專利權(quán)）人: 東芝存儲器株式會社
• 主分類號: G11C16/04
• 分類號: G11C16/04
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 張世俊

本發(fā)明提供一種可以抑制面積增加的半導(dǎo)體存儲裝置。實施方式的半導(dǎo)體存儲裝置包括第1、第2存儲單元晶體管MT、第1、第2字線WL、第1、第2晶體管(50)、及第1、第2驅(qū)動電路(60)。第1存儲單元晶體管MT設(shè)置在半導(dǎo)體基板上方且包括電荷累積層。第2存儲單元晶體管MT設(shè)置在第1存儲單元晶體管MT的上方且包括電荷累積層。第1、第2字線WL分別與第1、第2存儲單元晶體管MT連接。第1、第2驅(qū)動電路(60)分別施加各自的電壓到第1、第2字線WL。第1、第2晶體管(50)分別將第1、第2字線WL與第1、第2驅(qū)動電路(60)之間連接。第1晶體管(50)與第2晶體管(50)的尺寸不同。

[相關(guān)申請案]

本申請案享受以日本專利申請案2014-52079號(申請日：2014年3月14日)為基礎(chǔ)申請案的優(yōu)先權(quán)。本申請案通過參照該基礎(chǔ)申請案而包含基礎(chǔ)申請案的全部內(nèi)容。

技術(shù)領(lǐng)域

本發(fā)明的實施方式涉及一種半導(dǎo)體存儲裝置。

背景技術(shù)

近年來，已知有三維地排列著存儲單元(memory cell)的NAND(Not AND，與非)型閃速存儲器。

發(fā)明內(nèi)容

本實施方式提供一種可以抑制面積增加的半導(dǎo)體存儲裝置。

實施方式的半導(dǎo)體存儲裝置包括第1、第2存儲單元晶體管、第1、第2字線、第1、第2晶體管、及第1、第2驅(qū)動電路。第1存儲單元晶體管是設(shè)置在半導(dǎo)體基板上方且包括電荷累積層。第2存儲單元晶體管是設(shè)置在第1存儲單元晶體管的上方且包括電荷累積層。第1、第2字線分別與第1、第2存儲單元晶體管連接。第1、第2驅(qū)動電路分別施加各自的電壓到第1、第2字線。第1、第2晶體管分別將第1、第2字線與第1、第2驅(qū)動電路之間連接。第1晶體管與第2晶體管的尺寸不同。

附圖說明

圖1是第1實施方式的半導(dǎo)體存儲裝置的框圖。

圖2是第1實施方式的半導(dǎo)體存儲裝置的塊配置圖。

圖3是第1實施方式的存儲單元陣列的電路圖。

圖4是第1實施方式的存儲單元陣列的剖視圖。

圖5是表示第1實施方式的字線與對應(yīng)的存儲器孔徑的關(guān)系的曲線圖。

圖6是表示第1實施方式的存儲器孔的深度與直徑的關(guān)系的曲線圖。

圖7是第1實施方式的存儲單元晶體管的剖視圖。

圖8是第1實施方式的行解碼器與驅(qū)動電路的框圖。

圖9是表示第1實施方式的字線與對應(yīng)的晶體管50的尺寸的關(guān)系的曲線圖。

圖10是第1實施方式的數(shù)據(jù)寫入方法的流程圖。

圖11是表示第1實施方式的能夠傳輸?shù)淖畲箅妷合鄬τ诰w管50的尺寸的關(guān)系的曲線圖。

圖12是第1實施方式的從WL驅(qū)動器傳輸?shù)骄w管50的編程電壓的時序圖。

圖13是第1實施方式的傳輸?shù)阶志€WL1的編程電壓的時序圖。

圖14是第1實施方式的傳輸?shù)阶志€WLn的編程電壓的時序圖。

圖15是表示第1實施方式的NAND串的制造步驟的剖視圖。

圖16是表示第1實施方式的NAND串的制造步驟的剖視圖。

圖17是表示第1實施方式的NAND串的制造步驟的剖視圖。

圖18是第2實施方式的晶體管50的平面圖。

圖19是第2實施方式的第1例的晶體管50的布局圖。