[發明專利]半導體存儲裝置及存儲器控制器

在審

• 申請號: 201410452329.1
• 申請日: 2014-09-05
• 公開（公告）號: CN104916317A
• 公開（公告）日: 2015-09-16
• 發明（設計）人: 白川政信
• 申請（專利權）人: 株式會社東芝
• 主分類號: G11C16/06
• 分類號: G11C16/06;G11C16/14;G11C16/26
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 張世俊

[相關申請案]

本申請案享受以日本專利申請2014-52706號(申請日：2014年3月14日)為基礎申請案的優先權。本申請案通過參照該基礎申請案而包含基礎申請案的全部內容。

技術領域

本實施方式涉及一種半導體存儲裝置及存儲器控制器。

背景技術

已知有一種存儲單元三維排列而成的NAND型閃速存儲器。

發明內容

本發明提供一種可提升動作性能的半導體存儲裝置及存儲器控制器。

實施方式的半導體存儲裝置包括：在半導體基板的上方積層的由電流路徑串列連接而成的多個存儲單元、分別連接于多個存儲單元的柵極的多個字線、及對字線施加電壓的行解碼器。行解碼器在數據讀出時對連接于未編程的存儲單元的非選擇字線施加第1電壓，對連接于已編程的存儲單元的非選擇字線施加與第1電壓不同的第2電壓。

附圖說明

圖1是一實施方式的存儲系統的框圖。

圖2是一實施方式的半導體存儲裝置的框圖。

圖3是一實施方式的存儲單元陣列的電路圖。

圖4是一實施方式的存儲單元陣列的剖視圖。

圖5是一實施方式的寫入狀況表的概念圖。

圖6是一實施方式的串單元的電路圖。

圖7是一實施方式的寫入動作時的各種信號的時序圖。

圖8是表示一實施方式的存儲單元的閾值分布的圖表。

圖9是一實施方式的NAND串的電路圖。

圖10是一實施方式的NAND串的電路圖。

圖11是一實施方式的讀出動作時的各種信號的時序圖。

圖12是一實施方式的NAND串的電路圖。

圖13是一實施方式的抹除動作時的各種信號的時序圖。

圖14是一實施方式的NAND串的電路圖。

圖15是一實施方式的NAND串的電路圖。

圖16是一實施方式的NAND串的電路圖。

圖17是NAND串的電路圖。

圖18是NAND串的電路圖。

圖19是NAND串的電路圖。

圖20是NAND串的電路圖。

圖21是一實施方式的變形例的寫入狀況表所保持的信息的概念圖。

圖22是一實施方式的變形例的NAND串的電路圖。

圖23是一實施方式的變形例的NAND串的電路圖。

圖24是一實施方式的變形例的NAND串的電路圖。

具體實施方式

下面，參照附圖對實施方式進行說明。此外，以下說明中對具有相同功能及構成的構成要素附加共通的參照符號。

對一實施方式的半導體存儲裝置及存儲器控制器進行說明。下面，作為半導體存儲裝置是列舉存儲單元積層于半導體基板的上方的三維積層型NAND型閃速存儲器為例而進行說明。

1?構成

1.1?關于存儲系統的構成

首先，使用圖1來說明本實施方式的包含半導體存儲裝置的存儲系統的構成。圖1是本實施方式的存儲系統的框圖。

如圖所示，存儲系統1具備NAND型閃速存儲器100及存儲器控制器200。控制器200與NAND型閃速存儲器100例如根據它們的組合而可構成一個半導體裝置，作為其例可列舉如SD^TM卡的存儲器卡、或SSD(solid?state?drive)等。

NAND型閃速存儲器100具備多個存儲單元，非易失地存儲數據。關于NAND型閃速存儲器100的構成的詳細內容于下文敘述。

控制器200回應來自外部的主機設備的命令，對NAND型閃速存儲器100命令執行讀出、寫入、及抹除等。另外，管理NAND型閃速存儲器100的存儲器空間。

控制器200具備主機接口電路210、內建存儲器(RAM)220、處理器(CPU)230、緩沖存儲器240、NAND接口電路250、及ECC電路260。

主機接口電路210經由控制器總線而與主機設備連接，負責與主機設備的通信。而且，將自主機設備接收的命令及數據分別傳送至CPU230及緩沖存儲器240。且回應CPU230的命令，將緩沖存儲器240內的數據傳送至主機設備。