[發明專利]使用專用圖形界面調用UVM驗證環境的方法有效
| 申請號: | 201410451341.0 | 申請日: | 2014-09-05 |
| 公開(公告)號: | CN104268310B | 公開(公告)日: | 2017-08-29 |
| 發明(設計)人: | 耿介;畢研山;姜凱 | 申請(專利權)人: | 浪潮集團有限公司 |
| 主分類號: | G06F17/50 | 分類號: | G06F17/50 |
| 代理公司: | 濟南信達專利事務所有限公司37100 | 代理人: | 姜明 |
| 地址: | 250101 山東*** | 國省代碼: | 山東;37 |
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| 摘要: | |||
| 搜索關鍵詞: | 使用 專用 圖形界面 調用 uvm 驗證 環境 方法 | ||
技術領域
本發明涉及FPGA邏輯驗證技術,具體地說是使用專用圖形界面調用UVM驗證環境的方法。
背景技術
傳統的FPGA設計流程在選定FPGA器件后,先進行硬件描述語言的設計輸入,簡單仿真后就綜合出網表并下載到目標板進行調試。仿真驗證一般不會作為主要的保證設計質量的手段,也不會使用任何驗證方法學。但是伴隨當代FPGA容量的提升以及設計復雜度的提高,僅靠后期板上調試會浪費大量時間,并且難于定位邏輯錯誤,所以仿真驗證在FPGA設計流程中的重要性逐漸提高,并且傾向使用芯片驗證中用到的方法學。
UVM是芯片驗證業界最新研發的一種驗證方法學,工程師用它可創建堅實、可重用、具互操作性的驗證組件和驗證平臺。UVM提供基于SystemVerilog語言開發的一套庫函數,工程師通過調用庫可以省去自己從零開始開發驗證環境的麻煩。
但是,一般芯片設計驗證與FPGA開發所使用的軟硬件環境有很大區別。芯片設計驗證一般使用linux服務器作為基礎環境,工程師登陸到服務器上進行操作,并且利用各種shell,Makefile與腳本語言使設計驗證環境能自動運行,芯片工程師一般習慣使用命令行完成任務。然而,FPGA開發者一般使用Windows PC機,通過圖形界面操作軟件,不太習慣使用命令行自動執行任務。對于完全沒有SystemVerilog語言基礎和UVM使用經驗,不常使用Linux命令行的FPGA開發人員,直接在Linux下通過命令行使用UVM驗證環境是一個具有挑戰性的任務。即使對于習慣使用命令行,具有一些UVM使用經驗的工程師,也需要在啟動驗證環境時手動敲入一長串命令參數,這個操作本身費事容易出錯。因此,為驗證環境開發一個圖形操作接口,方便開發人員使用,是一件能極大提高開發效率,推進新技術廣泛應用的事情。
商用EDA軟件公司比如Mentor,Cadence等也提供一些驗證管理工具,比如Cadence的Vmanager就是一款功能很強大的管理工具,提供很詳盡的圖形界面方便用戶使用。但是這些管理工具都要收取極其昂貴的使用費用,而且他們都會綁定自己公司的仿真器,比如Vmanager只能調用IUS仿真器,不能使用其他公司的仿真器。同時,這些管理工具的功能強大也帶來了一個弊端就是使用起來比較復雜,需要進行專門培訓,才能搞清楚它的使用流程。
綜合以上各種因素,獨立開發一種簡單易用的,能夠兼容多種仿真工具的驗證環境圖形界面,是很有必要的。
發明內容
本發明針對現有技術存在的不足之處,提供了一種使用專用圖形界面調用應用于FPGA邏輯設計驗證的UVM驗證環境的方法。
本發明提供了使用專用圖形界面調用UVM驗證環境的方法,其解決上述技術問題采用的技術方案如下:所述使用專用圖形界面調用UVM驗證環境的方法,通過對標準UVM驗證平臺的圖形化包裝,提供了一個簡便明了的圖形用戶接口來使用復雜的UVM驗證環境,降低了UVM驗證環境的使用門檻,提高了邏輯代碼開發的效率和質量。
該使用專用圖形界面調用UVM驗證環境的方法,其具體步驟包括:啟動圖形界面、選擇運行模式、選擇驗證平臺、選擇測試用例、點擊開始運行、等待運行結果及檢查運行結果;其中,所述選擇運行模式包括,可以從預編譯設計、調試模式運行、文本模式運行和批處理模式運行這四種模式中選擇運行模式;所述選擇驗證平臺包括,會自動搜索項目中可用的測試平臺,設計代碼在不同場景下的行為需要使用不同的測試平臺進行驗證;所述選擇測試用例包括,項目中的測試用例會被展示在列表中,設計代碼在不同測試激勵下的行為需要使用不同的測試用例進行驗證。
采用本發明所述使用專用圖形界面調用UVM驗證環境的方法,首先在驗證仿真項目目錄中運行用戶圖形界面 verifick,出現用戶使用圖形界面的窗體后,然后選擇運行模式,并選擇驗證平臺以及選擇測試用例,最后點擊開始運行,并等待運行結果,檢查運行結果,直到運行結束。
本發明所述使用專用圖形界面調用UVM驗證環境的方法與現有技術對比具有的有益效果:該方法實現了使用專用圖形界面調用應用于FPGA邏輯設計驗證的UVM驗證環境,該UVM驗證環境的圖形界面是標準UVM驗證平臺的圖形化設計,可以用于各種邏輯設計項目,為邏輯設計人員提供一個簡便明了的接口來使用復雜的UVM驗證環境;這種圖形界面的驗證環境接口,不需要開發人員輸入復雜的命令,明確的顯示可以選擇的參數,極大方便了非專業驗證人員使用專業的驗證工具以及驗證方法;
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