[發明專利]用于跨越指令高速緩沖存儲器線的指令的預解碼修復高速緩沖存儲器

有效

• 申請號: 201410446244.2
• 申請日: 2008-10-31
• 公開（公告）號: CN104267927A
• 公開（公告）日: 2015-01-07
• 發明（設計）人: 羅德尼·韋恩·史密斯;布萊恩·邁克爾·斯坦普爾;戴維·約翰·曼德扎克;詹姆斯·諾里斯·迪芬德爾費爾
• 申請（專利權）人: 高通股份有限公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F9/38
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 宋獻濤

分案申請的相關信息

本案是分案申請。該分案的母案是申請日為2008年10月31日、申請號為200880118233.4、發明名稱為“用于跨越指令高速緩沖存儲器線的指令的預解碼修復高速緩沖存儲器”的發明專利申請案。

技術領域

本發明大體上涉及改進處理具有多種長度的指令的處理器中的效率的技術，且更明確地說，涉及用于在預解碼修復高速緩沖存儲器中存儲針對跨越兩個或兩個以上高速緩沖存儲器線的指令的預解碼信息的有利技術。

背景技術

許多處理器支持具有可變長度指令的指令組。舉例來說，處理器的指令組可由32位指令和16位指令組成。處理器也可具有分級存儲器配置，所述分級存儲器配置具有多層高速緩沖存儲器，包含(例如)指令高速緩沖存儲器、數據高速緩沖存儲器和系統存儲器。如果處理器還具有在高時鐘速率下以持續時間較短的管線級操作的深執行管線，那么也有可能處理器具有預解碼級，用以預處理指令以便使后續的解碼級簡化，且因此使管線成流線型。所述預解碼管線級一般在指令高速緩沖存儲器未中期間操作，以部分地解碼因指令未中而提取的指令。預解碼信息連同所提取的指令一起被寫入到指令高速緩沖存儲器中。

在可變長度指令處理器中，因未中而提取的指令可具有不同的長度，且較長的指令可能跨越兩個高速緩沖存儲器線。對于跨越兩個高速緩沖存儲器線的指令，指令的兩個部分均必須被提取以便正確地預解碼所述指令，這增加了預解碼功能的復雜性，且可能影響性能和電力利用率。

發明內容

在本發明的若干方面中，本發明認識到可通過使用預解碼修復高速緩沖存儲器來改進性能和節省電力。本發明的第一實施例認識到需要一種填充預解碼修復高速緩沖存儲器的方法。提取指令的存儲在第一高速緩沖存儲器線中的第一部分。還提取指令的存儲在下一高速緩沖存儲器線上的第二部分。在處理器管線級中預解碼指令的第一部分和第二部分，以形成經修復的預解碼信息。利用與所述指令相關聯的地址將經修復的預解碼信息寫入預解碼修復高速緩沖存儲器中。

本發明的另一實施例提出一種用于執行跨越兩個高速緩沖存儲器線的指令的方法。提取跨越兩個高速緩沖存儲器線的指令的第一部分，指令的第一部分存儲在指令高速緩沖存儲器中的第一高速緩沖存儲器線中。從與指令高速緩沖存儲器分開的預解碼修復高速緩沖存儲器提取與所述指令相關聯的預解碼信息。還提取指令的存儲在第一高速緩沖存儲器線之后的下一高速緩沖存儲器線中的第二部分。響應于預解碼信息而執行所述指令。

另一實施例提出一種用于利用預解碼修復高速緩沖存儲器的設備。指令高速緩沖存儲器可操作以在指令高速緩沖存儲器線中存儲具有至少第一長度和第二長度的指令，第二長度比第一長度長。預解碼器可操作以預解碼從指令高速緩沖存儲器提取的具有無效預解碼信息的指令，以形成經修復的預解碼信息。預解碼修復高速緩沖存儲器可操作以存儲與指令高速緩沖存儲器中跨越兩個高速緩沖存儲器線的具有第二長度的指令相關聯的經修復的預解碼信息。

從以下具體實施方式和附圖將明白對本發明以及本發明的其它特征和優點的更完整的理解。

附圖說明

圖1說明其中可有利地使用本發明的實施例的示范性無線通信系統；

圖2說明具有處理器、層1指令高速緩沖存儲器(L1?I高速緩沖存儲器)、層2高速緩沖存儲器(L2高速緩沖存儲器)和預解碼修復高速緩沖存儲器的指令流邏輯；

圖3A說明含有16位和32位的不同長度指令的示范性程序段；

圖3B說明含有來自圖3A的程序段300的指令的示范性L1?I高速緩沖存儲器線；

圖4A說明示范性L1?I高速緩沖存儲器段；

圖4B說明用于準備預解碼修復高速緩沖存儲器條目的管線級圖；

圖4C是說明用以通過從預解碼修復高速緩沖存儲器提取用于跨線指令(跨越兩個高速緩沖存儲器線的指令)的有效預解碼位來節省電力的操作的處理器管線級圖；

圖5是在L1?I高速緩沖存儲器中的未中時遵循的且用于準備到預解碼修復高速緩沖存儲器的條目的操作步驟的過程；及

圖6是當從L1?I高速緩沖存儲器提取跨線指令時遵循的操作步驟的流程圖。

具體實施方式