[發明專利]半導體器件及其制造方法

有效

• 申請號: 201410419944.2
• 申請日: 2014-08-22
• 公開（公告）號: CN104810407B
• 公開（公告）日: 2019-10-25
• 發明（設計）人: 新井耕一
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L29/808
• 分類號: H01L29/808;H01L29/423;H01L21/337
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 楊宏軍;李文嶼

在一實施方式中的半導體器件中，結型場效應晶體管的柵極區域(GR)具有低濃度柵極區域(LGR)和雜質濃度比低濃度柵極區域(LGR)高的高濃度柵極區域(HGR)，且高濃度柵極區域(HGR)內包于低濃度柵極區域(LGR)中。降低結型FET的導通電阻。

技術領域

本發明涉及半導體器件及其制造技術，例如涉及應用于包含結型場效應晶體管(結型FET(Junction Field Effect Transistor))的半導體器件及其制造技術而有效的技術。

背景技術

在日本特開2010-147405號公報(專利文獻1)中，記載了在常關型的結型FET中，能夠兼顧耐壓的提高和導通電阻的降低的技術。具體而言，記載了如下技術：在使用碳化硅作為襯底材料的結型FET中，在柵極區域與溝道形成區域之間的pn結附近導入如下雜質，所述雜質與導入柵極區域的雜質為相反導電型，而與導入溝道形成區域的雜質為相同導電型。

在先技術文獻

專利文獻

專利文獻1：日本特開2010-147405號公報

發明內容

發明要解決的問題

例如，從謀求結型FET的性能提高的觀點來看，期望降低導通電阻，但在現有的結型FET中，從降低導通電阻的觀點來看，存在改善的余地。

從本說明書的描述和附圖可以清楚地看出本發明的其它問題和新穎特征。

解決問題的手段

在一實施方式中的半導體器件中，結型場效應晶體管的柵極區域具有低濃度柵極區域和雜質濃度比低濃度柵極區域高的高濃度柵極區域，且高濃度柵極區域內包于低濃度柵極區域中。

另外，一實施方式中的半導體器件的制造方法包括在一對槽的底部之下形成一對柵極區域的工序，該工序具有：在一對槽的每一個的底部之下形成低濃度柵極區域的工序；以及在一對槽的每一個的底部之下的區域且比低濃度柵極區域的形成區域窄的區域形成高濃度柵極區域的工序。

發明的效果

根據一實施方式，能夠實現結型FET的性能提高。

附圖說明

圖1是表示相關技術中的結型FET的示意性器件結構的剖視圖。

圖2是表示實施方式1中的結型FET的結構的剖視圖。

圖3是放大地表示實施方式1中的結型FET的示意圖。

圖4是表示實施方式1中的結型FET的截止狀態的圖。

圖5是表示實現截止特性的提高的結型FET的截止狀態的圖。

圖6是表示實施方式1中的半導體器件的制造工序的剖視圖。

圖7是表示接著圖6的半導體器件的制造工序的剖視圖。

圖8是表示接著圖7的半導體器件的制造工序的剖視圖。

圖9是表示接著圖8的半導體器件的制造工序的剖視圖。

圖10是表示接著圖9的半導體器件的制造工序的剖視圖。

圖11是表示接著圖10的半導體器件的制造工序的剖視圖。

圖12是表示接著圖11的半導體器件的制造工序的剖視圖。

圖13是表示接著圖12的半導體器件的制造工序的剖視圖。

圖14是表示接著圖13的半導體器件的制造工序的剖視圖。

圖15是表示接著圖14的半導體器件的制造工序的剖視圖。