[發(fā)明專利]FPGA單粒子效應(yīng)動態(tài)故障測試裝置及方法

有效

• 申請?zhí)枺?/td>: 201410419050.3
• 申請日: 2014-08-22
• 公開（公告）號: CN104181421B
• 公開（公告）日: 2017-03-08
• 發(fā)明（設(shè)計）人: 朱翔;封國強(qiáng);韓建偉;姜昱光;上官士鵬;馬英起;陳睿;余永濤
• 申請（專利權(quán)）人: 中國科學(xué)院空間科學(xué)與應(yīng)用研究中心
• 主分類號: G01R31/00
• 分類號: G01R31/00;G01R31/3193
• 代理公司: 北京方安思達(dá)知識產(chǎn)權(quán)代理有限公司11472
• 代理人: 王宇楊,楊青

技術(shù)領(lǐng)域

本發(fā)明涉及單粒子效應(yīng)檢測裝置，特別涉及一種FPGA單粒子效應(yīng)動態(tài)故障測試裝置及方法。

背景技術(shù)

單粒子效應(yīng)(Single?Event?Effect)，是指空間中的單個高能帶電粒子入射到半導(dǎo)體器件，產(chǎn)生大量的電子空穴對被器件敏感區(qū)收集，使器件邏輯狀態(tài)翻轉(zhuǎn)、存儲數(shù)據(jù)改變、甚至使器件永久損傷的一種電離輻射現(xiàn)象。常見的單粒子效應(yīng)包括單粒子翻轉(zhuǎn)(Single?Event?Upset)、單粒子瞬態(tài)(Single?Event?Transient)和單粒子鎖定(Single?Event?Latch-up)等。

空間中的航天器一直處于帶電粒子構(gòu)成的空間輻射環(huán)境中，其中的高能質(zhì)子和重離子等都能導(dǎo)致航天器電子系統(tǒng)中的半導(dǎo)體器件發(fā)生單粒子效應(yīng)，嚴(yán)重影響航天器的可靠性和壽命。根據(jù)“世界數(shù)據(jù)中心”收集的1971年～1986年美國40顆衛(wèi)星資料統(tǒng)計，1589次異常記錄中單粒子效應(yīng)有621起，占39％，是誘發(fā)航天器異常的主要輻射效應(yīng)之一。隨著半導(dǎo)體工藝尺寸的不斷縮小，單粒子效應(yīng)發(fā)生可能性和頻次都逐漸增加。雖然對于單粒子鎖定等破壞性的單粒子效應(yīng)的防護(hù)非常嚴(yán)格，但是像FPGA等數(shù)字器件在空間中發(fā)生單粒子翻轉(zhuǎn)和單粒子瞬態(tài)幾乎是不可避免，考慮到FPGA的存儲數(shù)據(jù)是通常是實現(xiàn)一定控制功能的，所以即使是一些軟錯誤或瞬時擾動，也可能造成致命后果。另外，單粒子效應(yīng)發(fā)生的不同時間和不同位置造成的FPGA功能錯誤也是不同的。為了更精確的了解FPGA配置程序?qū)瘟Ｗ有?yīng)的空間和時間敏感性，也為了更真實的模擬FPGA在空間運行時發(fā)生的單粒子效應(yīng)故障，有必要對FPGA的容錯能力進(jìn)行全方位、全時序的動態(tài)測試。

目前常用的地面模擬單粒子效應(yīng)手段包括重離子加速器、脈沖激光和軟件故障注入。重離子加速器能有效模擬空間粒子輻射，測試電子器件的單粒子效應(yīng)閾值和截面，但是粒子束流不易控制，而且測試費用昂貴且機(jī)時有限。軟件故障注入通常是針對有存儲單元的數(shù)字器件如SRAM、FPGA等的一種故障注入手段，通過軟件定點寫入錯誤研究電路的容錯能力，該方法簡便易行，但是只適用于單粒子翻轉(zhuǎn)，并且會增加接口電路，在測試時會中斷器件正常的工作狀態(tài)。脈沖激光是近年來發(fā)展起來的一種單粒子效應(yīng)模擬手段，雖然真實性不如重離子加速器，簡便性不如軟件故障注入，但是其具有上述二者沒有的實時可控的特點，而且測試費用較低、對被測器件破壞較小，作為一種故障注入手段，非常適用于構(gòu)建動態(tài)的單粒子效應(yīng)測試。目前現(xiàn)有的基于脈沖激光的測試方法基本都是將模擬裝置和被測器件獨立運行，沒有建立二者的動態(tài)同步關(guān)系，特別是針對FPGA功能故障，缺乏準(zhǔn)確的敏感時間和敏感位置的實時測試分析方法。

發(fā)明內(nèi)容

本發(fā)明的目的在于克服現(xiàn)有技術(shù)中的測試方法沒有建立模擬裝置與被測器件間動態(tài)同步關(guān)系的缺陷，從而提供一種能夠?qū)PGA單粒子效應(yīng)故障做動態(tài)檢測的測試裝置與方法。

為了實現(xiàn)上述目的，本發(fā)明提供了一種FPGA單粒子效應(yīng)動態(tài)故障測試裝置，包括：控制電路模塊11、上位機(jī)控制模塊12、可控脈沖激光模塊15以及三維移動模塊16；其中，

所述三維移動模塊16在測試時用于安裝待測試的被測FPGA器件13；所述上位機(jī)控制模塊12與所述控制電路模塊11連接，所述控制電路模塊11連接到所述可控脈沖激光模塊15，在測試時，所述控制電路模塊11還分別連接到所述被測FPGA器件13以及與所述被測FPGA器件13所對應(yīng)的對照FPGA器件14。

上述技術(shù)方案中，所述控制電路模塊11進(jìn)一步包括：主控器件21、第一配置數(shù)據(jù)存儲器22、第二配置數(shù)據(jù)存儲器23，接口芯片24、晶振25和應(yīng)用接口26；其中，

所述的第一配置數(shù)據(jù)存儲器22用于存儲所述的主控器件21的配置數(shù)據(jù)；所述的第二配置數(shù)據(jù)存儲器23用于存儲被測FPGA器件13和對照FPGA器件14的配置數(shù)據(jù)；所述的接口芯片24用于實現(xiàn)所述的主控器件21和所述的上位機(jī)控制模塊12之間的通信，包括接收所述上位機(jī)控制模塊12發(fā)出的指令和向上位機(jī)控制模塊12傳輸測試數(shù)據(jù)；所述的晶振25用于提供整個裝置的工作時鐘；所述的應(yīng)用接口26一方面用于傳輸可控脈沖激光模塊15的觸發(fā)信號，一方面用于與被測FPGA器件13和對照FPGA器件14的信號傳輸；所述的主控器件21用于根據(jù)上位機(jī)控制模塊13的指令控制整個裝置的運行，實現(xiàn)對被測FPGA器件13和對照FPGA器件14的數(shù)據(jù)讀寫，對獲得數(shù)據(jù)的比對、分析、上傳，以及對可控脈沖激光模塊15的觸發(fā)控制。

上述技術(shù)方案中，所述主控器件21進(jìn)一步包括：上位機(jī)通信單元、時鐘分頻單元、脈沖激光觸發(fā)單元、配置數(shù)據(jù)處理單元、功能數(shù)據(jù)處理單元和復(fù)位單元；其中，