[發明專利]等離子體損傷測試結構及其制作方法

有效

• 申請號: 201410414962.1
• 申請日: 2014-08-21
• 公開（公告）號: CN105355577B
• 公開（公告）日: 2019-01-08
• 發明（設計）人: 董燕;張冠;孫艷輝
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 吳貴明;張永明

本申請公開了一種等離子體損傷測試結構，該等離子體損傷測試結構包括：晶體管，設置于襯底中；互連層，包括第一頂層金屬層和第一底層金屬層，第一底層金屬層與晶體管中的柵極之間形成電連接；測試互連層，包括第二頂層金屬層和第二底層金屬層，測試互連層設置于襯底上；焊盤結構，包括具有通孔的介質層和設置于通孔中的金屬焊盤，焊盤結構設置于第二頂層金屬層上，該等離子體損傷測試結構還包括：金屬連接層，金屬連接層的第一端設置于第一頂層金屬層的表面上，金屬連接層與測試互連層之間形成電連接。制作該等離子體損傷測試結構的過程中產生的等離子損傷得以減少，從而減少了該等離子體損傷測試結構中的等離子損傷。

技術領域

本申請涉及半導體集成電路的技術領域，具體而言，涉及一種等離子體損傷測試結構及其制作方法。

背景技術

在半導體芯片的制作過程中，通常需要使用等離子體工藝以形成所需器件，例如采用等離子體增強化學氣相沉積(PECVD)工藝沉積介質層或金屬層等，又例如采用等離子體刻蝕工藝對襯底或介質層等進行刻蝕。然而，在等離子體工藝的過程中會產生等離子電荷。如果積累了等離子電荷的導體直接連接到器件的柵極上，就會在柵極和襯底之間的柵氧化層上形成柵極漏電流。當積累的電荷超過一定數量時，這種柵極漏電流會損傷柵氧化層，從而使器件甚至整個芯片的可靠性和壽命嚴重降低。通常將這種情況稱為等離子損傷(PID)，又稱為天線效應(PAE)。

為了檢測半導體芯片制作過程中的等離子損傷，通常將包含等離子損傷測試結構的晶圓置于半導體芯片的制作工藝過程中，以檢測半導體芯片受到的等離子損傷。圖1為現有的等離子損傷測試結構的示意圖。如圖1所示，現有的等離子損傷測試結構包括：設置于襯底10′中的晶體管20′，設置于晶體管20′上的互連層30′，設置于襯底10的表面上的測試互連層40′，以及設置于測試互連層40′上的焊盤結構50′。其中，互連層30′和測試互連層40′通過頂層金屬層連接；焊盤結構50′包括具有通孔的介質層51′和設置于通孔中的金屬焊盤53′。

在上述等離子損傷測試結構中，焊盤結構是在形成頂層金屬層之后形成的，而焊盤結構的制作需要采用等離子體增強化學氣相沉積(PECVD)以及等離子體刻蝕工藝，例如采用等離子體增強化學氣相沉積工藝形成介質層，又例如采用等離子體增強化學氣相沉積工藝在介質層中形成通孔。上述等離子體增強化學氣相沉積和等離子體刻蝕過程中產生的等離子電荷會通過頂層金屬層傳遞到器件的柵極上，從而在柵極和襯底之間的柵氧化層上形成柵極漏電流，進而損傷柵氧化層，使得等離子損傷測試結構甚至整個芯片的可靠性和壽命嚴重降低，并使得采用上述等離子損傷測試結構檢測等離子損傷時的準確性降低。目前，針對上述問題還沒有有效的解決方法。

發明內容

本申請旨在提供一種等離子體損傷測試結構及其制作方法，以減少制作等離子損傷測試結構的過程中產生的等離子損傷，并提高采用等離子損傷測試結構檢測等離子損傷的準確性。

為了實現上述目的，本申請提供了一種等離子體損傷測試結構，該等離子體損傷測試結構包括：晶體管，設置于襯底中；互連層，包括第一頂層金屬層和第一底層金屬層，第一底層金屬層與晶體管中的柵極之間形成電連接；測試互連層，包括第二頂層金屬層和第二底層金屬層，測試互連層設置于襯底上；焊盤結構，包括具有通孔的介質層和設置于通孔中的金屬焊盤，焊盤結構設置于第二頂層金屬層上，該等離子體損傷測試結構還包括：金屬連接層，金屬連接層的第一端設置于第一頂層金屬層的表面上，金屬連接層與測試互連層之間形成電連接。

進一步地，上述等離子體損傷測試結構中，金屬連接層的第二端設置于第二頂層金屬層的表面上，且金屬連接層的第二端與介質層相連。

進一步地，上述等離子體損傷測試結構中，等離子體損傷測試結構還包括：中間互連層，包括第三頂層金屬層和第三底層金屬層，中間互連層設置于互連層和測試互連層之間，且第三底層金屬層與第二底層金屬層相連接；金屬連接層的第二端設置于第三頂層金屬層的表面上，且金屬連接層的第二端與介質層相連。