[發明專利]一種減少超低介質常數薄膜側壁損傷的方法

在審

• 申請號: 201410411972.X
• 申請日: 2014-08-20
• 公開（公告）號: CN104134630A
• 公開（公告）日: 2014-11-05
• 發明（設計）人: 鮑宇
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/3105
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙) 31275
• 代理人: 吳世華;林彥之

技術領域

本發明涉及半導體集成電路及其制造領域，尤其涉及一種減少超低介質常數薄膜側壁損傷的方法。

背景技術

隨著集成電路的集成度不斷提高，半導體技術也持續的飛速發展。在半導體制造工藝中，由于鋁互連線具有良好的導電性能，且鋁與介電質材料、半導體材料之間具有很好的粘附性能，所以被廣泛的應用于集成電路的后段互連；然而，隨著集成度的進一步提高，使得導線的尺寸越來越小，而鋁導線的電阻就顯得較高，已經難以滿足高電流密度的要求，因此鋁互連線逐漸過渡到銅導線。

另外，利用低介電常數介電層作為金屬層間介電層，可以有效降低電容。銅互連技術搭配低介電常數材料所構成的金屬層間介電層(intermetal?dielectric，IMD)是目前最受歡迎的互連結構工藝組合，其能夠有效改善電阻電容延遲的現象，其將成為下一代半導體工藝的標準互聯技術之一。

在集成電路工藝中，超低介質常數材料必須滿足諸多條件，例如：足夠的機械強度以支撐多層連線的架構，高楊氏系數，高擊穿電壓，低漏電，高熱穩定性，良好的粘合強度，低吸水性，低薄膜應力，高平坦化能力，低熱張系數以及化學機械拋光工藝的兼容性等。

目前現有的形成超低介質常數薄膜的方法是：步驟S01，在半導體襯底10上沉積介電阻擋層20以及含有致孔劑40的低介電常數層30(如圖1所示)；步驟S02，對低介電常數層30表面進行氧氣等離子體處理，以去除低介電常數層30表面殘留的反應物前驅物，并在低介電常數層30表面形成氧化層50(如圖2所示)；步驟S03，去除低介電常數層30中的致孔劑40，以形成微孔的低介電常數層30(如圖3所示)；步驟S04，在處理后的低介電常數層30表面依次形成介電阻擋層20以及金屬硬質掩膜層60(如圖4所示)；步驟S05：采用刻蝕工藝在所述金屬硬質掩膜層60、介電阻擋層20、氧化層50和低介電常數層30所形成層疊結構中形成溝槽70(如圖5所示)；步驟S06：在溝槽70內填充金屬銅，所述金屬銅填滿溝槽70并覆蓋溝槽70兩側的金屬硬質掩膜層60；步驟S07：采用化學機械研磨對所述金屬銅和上述層疊結構平坦化，至暴露出所述低介電常數層30。

但是，上述方法中由于采用氧氣等離子體處理去除反應腔內殘留的反應物前驅物，會導致薄膜表面會形成一層相對致密的氧化層，在后續采用化學溶液刻蝕溝槽的過程中，由于氧化層在化學溶液中的刻蝕速率通常大于低介電常數層的刻蝕速率，從而導致溝槽70結構的側壁往往出現凹曲形貌(請參考圖5)，即相對于低介電常數層30的側壁，氧化層50的側壁凹陷往往較深，從而使凹槽70結構的側壁出現凹陷80，凹陷80的存在會影響后續的工藝制程，例如在后續的銅填充工藝中，容易形成銅填充空穴等缺陷。因此，提供一種減少超低介質常數薄膜側壁損傷的方法成為本領域技術人員亟待解決的問題。

發明內容

本發明的目的是提供了一種減少超低介質常數薄膜側壁損傷的方法，能夠修復超低介質常數薄膜由于刻蝕帶來的側壁損傷而導致的不良影響，保持刻蝕后的凹槽結構的側壁平坦化，同時該工藝能夠使介電常數的K值較低。

為解決上述問題，本發明提供一種減少超低介質常數薄膜側壁損傷的方法，包括：

步驟S01：在半導體襯底上依次沉積介電阻擋層以及低介電常數層，其中，所述低介電常數層含有致孔劑；

步驟S02：通入含碳氣體對所述低介電常數層表面進行等離子體處理，以去除所述低介電常數層表面的反應物，且在所述低介電常數層表面形成含碳氧化層；

步驟S03：對所述低介電常數層進行紫外線處理或加熱處理，以去除所述致孔劑；

步驟S04：在處理后的低介電常數層表面依次形成介電阻擋層以及金屬硬質掩膜層；

步驟S05：采用刻蝕工藝在所述金屬硬質掩膜層、介電阻擋層、含碳氧化層和低介電常數層所形成層疊結構中形成溝槽。

優選的，所述含碳氣體為O₂與CO₂的混合氣體或純CO₂氣體。

優選的，所述含碳氣體處理所述低介電常數層所需的壓力為2～10托，功率為300～1500W，氣體流量為100～2000sccm，處理時間為2s～20s。

優選的，所述含碳氣體還包含惰性氣體。

優選的，所述惰性氣體為氦氣、氬氣、氮氣、氟化氮或四氟化碳其中的一種或幾種的組合。

優選的，向所述低介電常數層摻入碳元素。

優選的，摻入碳元素的方法是離子注入或者等離子體摻雜。