[發明專利]輸出時脈產生方法及其裝置

有效

• 申請號: 201410411502.3
• 申請日: 2014-08-20
• 公開（公告）號: CN104426543B
• 公開（公告）日: 2018-02-06
• 發明（設計）人: 林嘉亮
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: H03L7/099
• 分類號: H03L7/099
• 代理公司: 隆天知識產權代理有限公司72003
• 代理人: 郝新慧,章侃銥

技術領域

本發明是關于一種時脈產生技術，特別是關于一種輸出時脈產生方法及其裝置。

背景技術

時脈是一種周期性信號，具有可提供多個電路元件之間的時序(timing)或同步的功能。在許多應用中都會使用時脈。舉例來說，時脈可以應用在正反器(flip-flop)電路。正反器電路是一種儲存數據的裝置，其會在時脈的上升邊緣更新所儲存的數據。即，正反器電路使用時脈的上升邊緣來定義其更新數據的時序。

有許多應用非常需要具有理想周期性的時脈。舉例來說，非常需要具有以固定時間周期間隔出現上升邊緣的時脈。在數學理論上，時脈的時序形成一個序列t_n。其中，n為時間索引。理想的時脈會具有下列式1所表示的時序序列。

t_n＝nT 式1

于此，T為此時脈的周期。事實上，時脈通常含有“抖動(jitter)”，并且時序序列很有可能偏移式1所表示的形式。實際上，時脈的時序序列可表示成下列式2。

t_n＝nT+δ_n 式2

于此，δ_n表示時脈抖動，即，在時間索引n的時序誤差。時脈抖動通常包含二成分：隨機性抖動(random jitter；RJ)以及確定性抖動(deterministic jitter；DJ)。隨機性抖動是因隨機性噪聲而產生的時脈時序的隨機干擾。確定性抖動是預先已知或可預測的時脈時序的干擾。

在一范例中，確定性抖動可為由倍頻延遲鎖相回路(multiplying delay locked loop；MDLL)所產生的時脈。舉例來說，倍頻延遲鎖相回路包括1GHz振蕩頻率的(多路)環形振蕩器，并且周期性地(由多路)將200MHz參考時脈的上升邊緣注入至環形振蕩器，藉以每5個振蕩的時脈周期有效地破壞振蕩及更新環形振蕩器的時脈邊緣一次。于此，5為1GHz與200MHz之間的頻率比值。然而，由于多路徑(其提供200MHz時脈的上升邊緣的注入)與其他振蕩路徑(其提供環形振蕩器的反饋以維持振蕩)之間的時序不匹配，因此200MHz參考時脈的上升邊緣的注入通常會引入確定性抖動至環形振蕩器的1GHz輸入。即，1GHz時脈的每5個周期會有一個顯著時序誤差。并且，顯現出顯著時序誤差的周期為與200MHz時脈的上升邊緣的注入同時發生的周期。因此，1GHz時脈包含與200MHz時脈的上升邊緣同時發生的確定性抖動。雖然已有人提出一些減少確定性抖動的方法，但此些方法復雜而且只是針對特定情況的解決辦法。

有一種值得關注的解決辦法為利用鎖相回路(phase lock loop；PLL)接收具有確定性抖動的1GHz時脈做為輸入時脈并相應再生具有較小確定性抖動的1GHz時脈做為輸出時脈。

參照圖1，鎖相回路100包括相位偵測器110、回路濾波器130以及控制振蕩器140。相位偵測器110接收輸入時脈以及輸出時脈并輸出一相位誤差信號。回路濾波器130接收相位誤差信號并輸出一控制信號。控制振蕩器140接收控制信號并輸出輸出時脈。鎖相回路100為本領域所熟知，故于此不再贅述。

于此，鎖相回路100致使輸出時脈追蹤輸入時脈的時序，同時在輸入時脈的時序上進行低通濾波，以致輸出時脈所含帶的確定性抖動小于輸入時脈所含帶的確定性抖動，此時鎖相回路100的頻寬小于輸入時脈所含帶的確定性抖動的頻寬。

鎖相回路的頻寬愈小，鎖相回路對于接收到的時脈所含帶的確定性抖動的抑制能力就愈佳。然而，每個鎖相回路都包括一控制振蕩器(例如：鎖相回路100的控制振蕩器140)。鎖相回路的控制振蕩器亦會貢獻隨機性抖動至鎖相回路所產生的輸出時脈。頻寬(鎖相回路的頻寬)愈低，貢獻的隨機性抖動(在鎖相回路所產生的輸出時脈中)愈大。因此，要在抑制鎖相回路所接收的輸入時脈的確定性抖動的能力與避免隨機性抖動引入至鎖相回路再生的輸出時脈的能力之間做個取舍。

發明內容

在一實施例中，一種時脈產生裝置包括一相位偵測器、一遮罩電路、一回路濾波器以及一控制振蕩器。相位偵測器接收一第一輸入時脈以及一第二輸入時脈，并產生代表第一輸入時脈以及第二輸入時脈之間一時序差的一相位誤差信號。遮罩電路根據確定性抖動指標信號遮蔽相位誤差信號而產生一遮蔽后相位誤差信號。其中，確定性抖動指標信號指示第一輸入時脈中的一確定性抖動。回路濾波器以過濾遮蔽后相位誤差信號來產生一控制信號。控制振蕩器根據控制信號的控制產生一輸出時脈。