[發(fā)明專利]配置在多重處理器核心之間的分散式電源管理

有效

• 申請(qǐng)?zhí)枺?/td>: 201410408615.8
• 申請(qǐng)日: 2011-12-22
• 公開(kāi)（公告）號(hào): CN104156055B
• 公開(kāi)（公告）日: 2017-10-13
• 發(fā)明（設(shè)計(jì)）人: G.葛蘭.亨利;達(dá)魯斯.D.嘉斯金斯
• 申請(qǐng)（專利權(quán)）人: 威盛電子股份有限公司
• 主分類號(hào): G06F1/32
• 分類號(hào): G06F1/32
• 代理公司: 北京市柳沈律師事務(wù)所11105
• 代理人: 錢大勇

1.一種多核心處理器，包含：

多個(gè)實(shí)體處理核心；以及

核心間狀態(tài)發(fā)現(xiàn)微碼單元，在各所述核心中啟動(dòng)該多個(gè)實(shí)體處理核心的每個(gè)核心，用以經(jīng)由不通過(guò)任何集中式非核心邏輯、而從其他核心接收或傳送至其他核心的信號(hào)來(lái)參與分散式核心間狀態(tài)發(fā)現(xiàn)過(guò)程，

該核心間狀態(tài)發(fā)現(xiàn)微碼單元包括同步邏輯，提供至每個(gè)核心，其具有的同步實(shí)例為了一核心間狀態(tài)發(fā)現(xiàn)過(guò)程的多個(gè)目的來(lái)進(jìn)行操作以在多核心上實(shí)施；

其中每個(gè)本地實(shí)例是可操作的以在其他核心上實(shí)施該同步邏輯的多個(gè)新實(shí)例，及響應(yīng)實(shí)施于該本地實(shí)例的另一核心上該同步邏輯的任何先前實(shí)例，

其中一階層式協(xié)調(diào)系統(tǒng)是將所述核心聚集至多個(gè)領(lǐng)域?qū)蛹?jí)，至少包含：

一最高地位的首要層級(jí)領(lǐng)域，具有全部的所述核心；以及

二個(gè)以上對(duì)等次一地位的第二層級(jí)領(lǐng)域，最緊接于該最高地位，其是該首要層級(jí)領(lǐng)域的組成者并成巢于內(nèi)，每個(gè)第二層級(jí)領(lǐng)域群組分別包括所述核心的獨(dú)占副群組；

對(duì)每個(gè)多核心領(lǐng)域?qū)蛹?jí)，一個(gè)單一核心是被指定為該領(lǐng)域的一管理者；

最低層級(jí)多核心領(lǐng)域以外的每個(gè)多核心領(lǐng)域是定義一同屬性群組，其是由最緊隨以下地位的組成者領(lǐng)域的管理者核心所組成；

每個(gè)最低層級(jí)多核心領(lǐng)域定義一同屬性群組，其是由其全部的核心所組成；

每個(gè)核心屬于至少一同屬性群組；以及

該同步邏輯的每個(gè)本地實(shí)例受限于將該同步邏輯的新實(shí)例實(shí)施至非屬于一本地核心同屬性群組的多個(gè)核心。

2.如權(quán)利要求1所述的多核心處理器，其中：該核心間狀態(tài)發(fā)現(xiàn)微碼單元，經(jīng)由獨(dú)立于將該多核心處理器連接至一晶片組的一系統(tǒng)總線的多條旁路通訊配線來(lái)與其他核心交換信號(hào)；以及

該核心間狀態(tài)發(fā)現(xiàn)微碼單元，無(wú)任何集中式非核心邏輯的協(xié)助下判斷一可用的狀態(tài)值。

3.如權(quán)利要求1所述的多核心處理器，其中：

一共享資源是連接至一晶片組的一系統(tǒng)總線；

該領(lǐng)域包含該多核心處理器的全部的啟動(dòng)核心；以及

一受限操作狀態(tài)是一C-狀態(tài)，其是禁能該系統(tǒng)總線的一總線時(shí)鐘。

4.如權(quán)利要求1所述的多核心處理器，其中：

一共享資源是在該處理器的一多核心晶片上的一鎖相回路；

該領(lǐng)域包含全部的啟動(dòng)核心，其時(shí)鐘信號(hào)由該鎖相回路供應(yīng)；以及

一受限操作狀態(tài)是可共享該鎖相回路的所述核心所使用的一低于最大效能頻率比。

5.如權(quán)利要求1所述的多核心處理器，其中：

一共享資源是一電壓資源；

該領(lǐng)域包含全部并限于共享該電壓資源的該處理器的啟動(dòng)核心；以及

一受限操作狀態(tài)是可共享該電壓資源的所述核心所使用的一低于最大效能電壓電平。

6.如權(quán)利要求1所述的多核心處理器，其中：

同步邏輯的每個(gè)實(shí)例組態(tài)為，除非由一終止條件早先地終止，用以遞歸地在其他核心上實(shí)施該同步邏輯的多個(gè)實(shí)例，直到該同步邏輯的同步實(shí)例已經(jīng)實(shí)施在該處理器的一可用的領(lǐng)域的全部核心；以及

其中該同步邏輯組態(tài)為隨一終止條件用以停止在其他尚未同步核心上同步邏輯的實(shí)例的實(shí)施，如果其發(fā)現(xiàn)一核心具有的一目標(biāo)操作狀態(tài)是較低限制性于該受限電源節(jié)能操作狀態(tài)；

其中該同步邏輯組態(tài)為協(xié)調(diào)一最低限度足夠數(shù)目的其他核心用以發(fā)現(xiàn)是否該可用的領(lǐng)域是準(zhǔn)備于實(shí)現(xiàn)一受限電源節(jié)能操作狀態(tài)。