[發明專利]一種電路和電子裝置

有效

• 申請號: 201410407383.4
• 申請日: 2014-08-18
• 公開（公告）號: CN105406839B
• 公開（公告）日: 2018-04-13
• 發明（設計）人: 張靜;方偉;潘勁東
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H03K3/02
• 分類號: H03K3/02
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 高偉,趙禮杰

技術領域

本發明涉及集成電路領域，具體而言涉及一種電路和電子裝置。

背景技術

在數字集成電路中，異步時鐘域信號之間進行通信時需要對信號進行同步處理。如果信號未同步，觸發器的建立時間(setup time)和保持時間(hold time)不滿足，就可能產生亞穩態，從而導致采樣錯誤。此時，觸發器的輸出端Q在有效時鐘沿之后比較長的一段時間內處于不確定的狀態，在這段時間里觸發器的輸出端Q端會出現毛刺、振蕩或固定的某一電壓值，而不是等于數據輸入端D的值。

由于亞穩態對電路的邏輯功能的影響很大，會導致錯誤的邏輯，因此，需要消除觸發器的亞穩態，使跨時鐘域信號能夠被正確采樣。

目前已提出了一些方法來解決亞穩態問題，但都有一定的局限性，可靠性不高。比如：采用兩級觸發器(或多級觸發器)可以將出現亞穩態的幾率降低到一個很小的程度，但對于高頻還是有一定的風險，并且其帶來了對輸入信號的延時。其中，圖1示出了一種目前普遍采用的處理亞穩態的電路，其在目的時鐘域采用兩級觸發器，可以將出現亞穩態的幾率降低，但是并不能完全消除亞穩態。

由此可見，現有的電路無法完全消除觸發器的亞穩態，會在某些情況下導致跨時鐘域信號無法被正確采樣。因此，為解決上述技術問題，有必要提出一種新的電路結構。

發明內容

針對現有技術的不足，本發明提出一種電路和電子裝置，該電路可以完全消除亞穩態，具有高可靠性。

本發明的一個實施例提供一種電路，包括時鐘控制單元、第一觸發器和第二觸發器，其中，所述時鐘控制單元的第一輸出端與所述第一觸發器的時鐘輸入端相連，所述時鐘控制單元的第二輸出端與所述第二觸發器的時鐘輸入端相連，所述第一觸發器的輸出端與所述第二觸發器的數據輸入端相連；所述時鐘控制單元用于將從其第一輸入端輸入的第一時鐘輸入信號和從其第二輸入端輸入的第二時鐘輸入信號按先后順序分別輸入到所述第一觸發器的時鐘輸入端和所述第二觸發器的時鐘輸入端。

可選地，所述時鐘控制單元包括使能端，通過在所述使能端先后施加不同的使能信號可以將所述第一時鐘輸入信號和所述第二時鐘輸入信號按先后順序分別輸入到所述第一觸發器的時鐘輸入端和所述第二觸發器的時鐘輸入端。

可選地，所述電路按如下方式進行工作：

首先，通過控制施加在所述時鐘控制單元的使能端的使能信號使所述第一時鐘輸入信號選通通過而所述第二時鐘輸入信號不通過，所述時鐘控制單元的第一輸出端輸出與所述第一時鐘輸入信號相對應的第一時鐘信號，所述第一時鐘信號被輸入到所述第一觸發器的時鐘輸入端使所述第一觸發器工作，從而將從所述第一觸發器的數據輸入端輸入的待處理信號輸入到所述第二觸發器之中；

然后，通過控制施加在所述時鐘控制單元的使能端的使能信號使所述第二時鐘輸入信號選通通過而所述第一時鐘輸入信號不通過，所述時鐘控制單元的第二輸出端輸出與所述第二時鐘輸入信號相對應的第二時鐘信號，所述第二時鐘信號被輸入到所述第二觸發器的時鐘輸入端使所述第二觸發器工作，從而對從所述第一觸發器輸入的信號進行處理。

可選地，所述第一觸發器和所述第二觸發器為D觸發器。

可選地，所述時鐘控制單元包括第一多路器、第二多路器和反相器，所述第一多路器的使能端通過所述反相器與所述第二多路器的使能端相連；其中，所述第一多路器的使能端或第二多路器的使能端作為所述時鐘控制單元的使能端。

可選地，所述第一多路器的輸出端用作所述時鐘控制單元的第一輸出端，所述第二多路器的輸出端用作所述時鐘控制單元的第二輸出端。

可選地，所述第一時鐘輸入信號和所述第二時鐘輸入信號為異步時鐘域信號。

本發明的又一個實施例提供一種電子裝置，所述電子裝置包括一種電路，所述電路包括時鐘控制單元、第一觸發器和第二觸發器；其中，所述時鐘控制單元的第一輸出端與所述第一觸發器的時鐘輸入端相連，所述時鐘控制單元的第二輸出端與所述第二觸發器的時鐘輸入端相連，所述第一觸發器的輸出端與所述第二觸發器的數據輸入端相連；所述時鐘控制單元用于將從其第一輸入端輸入的第一時鐘輸入信號和從其第二輸入端輸入的第二時鐘輸入信號按先后順序分別輸入到所述第一觸發器的時鐘輸入端和所述第二觸發器的時鐘輸入端。