[發明專利]半導體器件及其制造方法

在審

• 申請號: 201410397828.5
• 申請日: 2014-08-13
• 公開（公告）號: CN105336784A
• 公開（公告）日: 2016-02-17
• 發明（設計）人: 王桂磊;趙超;徐強
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/10;H01L21/336
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙) 11345
• 代理人: 陳紅

一種半導體器件制造方法，包括：在襯底上形成柵極溝槽；在柵極溝槽中依次形成柵極絕緣層、柵極導電層；在柵極導電層上形成TiN或者WN材質的阻擋層；采用ALD法淀積金屬W層，進一步包括：步驟a1，交替通入SiH₄氣體、與WF₆氣體，反應形成不含B的第一類型W層；步驟a2，交替通入B₂H₆和SiH₄的混合氣體、與WF₆氣體，反應形成含有B的第二類型W層。依照本發明的半導體器件及其制造方法，在ALD法沉積W之時預先通入使用SiH₄氣體，再通入B₂H₆和SiH₄混合氣體交替反應方式形成ALD W薄膜，在保證了ALD W薄膜的填孔性能的同時，又避免了硼元素在阻擋層的界面富集以及穿透到高k材料中，并同時提升了W薄膜和阻擋層薄膜的粘附性，增大了W CMP工藝的窗口以及器件的可靠性。

技術領域

本發明涉及一種半導體器件及其制造方法，特別是涉及一種能有效防止后柵工藝的金屬柵極使用B₂H₆作為前驅物的ALD法制備W薄膜中硼元素的擴散、并且進一步有效提高ALD W薄膜和阻擋層之間的粘附性的半導體器件及其制造方法。

背景技術

MOSFET器件等比例縮減至45nm之后，器件需要高介電常數(高k)作為柵極絕緣層以及金屬作為柵極導電層的堆疊結構以抑制由于多晶硅柵極耗盡問題帶來的高柵極泄漏以及柵極電容減小。

后柵工藝目前廣泛應用于先進IC制造，其通常是先去除假柵極，隨后在留下的柵極溝槽中填充高k/金屬柵(HK/MG)膜層的堆疊。HK和MK膜層的堆疊類型和厚度對于器件參數的確定是重要的，諸如閾值電壓(Vt)、等效柵氧厚度(EOT)、平帶電壓(Vfb)，此外對于高深寬比(AR)結構孔隙填充率也有影響。

現有技術中金屬柵(MG)頂部通常是CVD、PVD等常規方法制備的AL、Mo等金屬，然而其臺階覆蓋性能較差，而且后續的CMP工藝較難控制對于小尺寸器件的超薄金屬層厚度而言，CVD、PVD法制備的MG質量較差，無法適用于40nm以下的工藝。

由于原子層沉積(ALD)具有基于化學吸收的表面限制反應，業界新近開始采用ALD方法來制備金屬柵薄膜。ALD工藝過程并不取決于質量傳輸現象，并且應當提供固有的單層沉積以及在高深寬比(AR)縫隙中具有100％的臺階覆蓋率。

在現有的利用ALD法制備HK/MG堆疊的工藝中，通常采用ALD法來制備位于MG之上的用作柵極填充層或電阻調節層的金屬鎢(W)層，由此提供具有良好臺階覆蓋率和縫隙填充能力的共形成核層，使得能良好填充W以使其適用于40nm甚至更小尺寸的后柵器件。作為ALD法制備W而言，現有技術可以采用硅烷(SiH₄)或者硼烷(B₂H₆)與WF₆來作為前驅物，并且為了降低電阻率、提高縫隙填充能力以及臺階覆蓋率，優選采用硼烷(B₂H₆)與WF₆。但是當選擇硼烷(B₂H₆)作為前驅體時，生長的W薄膜之中會有大約17％的B，增大了器件接觸電阻并且影響了閾值電壓。然而，現有的柵極堆疊中的較薄的(例如約3nm厚)阻擋層，例如Ti、Ta、TiN、TaN無法有效阻擋硼(B)擴散進入金屬柵極以及高k材料的柵極絕緣層中，將極大影響器件的性能。例如采用X射線光電子能譜分析(XPS)測定ALD法制備的W膜中各元素含量，可以得知約含有17.2％的B，勢必改變器件的可靠性能。然而若增加阻擋層的厚度，則后續金屬沉積時縫隙填充將會遇到困難和挑戰，可能形成孔洞。

發明內容

因此，本發明的目的在于克服上述困難，提供一種能有效防止后柵工藝的金屬柵極中硼擴散的半導體器件及其制造方法。