[發明專利]一種防靜電保護電路

在審

• 申請號: 201410395756.0
• 申請日: 2014-08-12
• 公開（公告）號: CN104269399A
• 公開（公告）日: 2015-01-07
• 發明（設計）人: 朱偉民;鄧曉軍;聶衛東;朱光榮
• 申請（專利權）人: 無錫市晶源微電子有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 楊楠

技術領域

本發明涉及一種防靜電保護電路，特別涉及一種專門為集成電路內部的元器件提供有效防靜電保護的靜電放電(Electro-Static?Discharge，ESD)保護電路，屬于半導體技術領域。?

背景技術

互補金屬氧化物半導體(Complementary?Metal?Oxide?Semiconductor，CMOS)工藝發展到深亞微米時代，隨著元器件集成度的不斷提高，柵氧化層越來越薄，其抗靜電放電保護能力也隨之降低。經國際工業機構統計，集成電路(Integrated?Circuit，IC)失效約有40％和靜電放電(ESD)有關，ESD是當今MOS集成電路中最重要的可靠性問題之一。由于深亞微米MOS晶體管的柵氧化層較薄和漏極擊穿電壓較低，因此在ESD應力條件下MOS晶體管非常容易被擊穿和燒毀。例如MOS管的柵氧被擊穿，金屬連線被燒熔等等。靜電放電的能量，對傳統的電子元件影響甚微，但是對高集成電路元器件可能引起失效，或使其可靠性降低，造成“軟失效”。一方面，集成電路對靜電放電的防護能力隨著特征尺寸的減小而降低，使得CMOS器件對靜電變得更加敏感，因ESD而損傷的情形更加嚴重。就算把器件的尺寸加大，其ESD耐壓值也不會被升高；另一方面，靜電放電破壞的產生多是由于人為因素所形成，但又很難避免。?

對集成電路中ESD失效的研究已經越來越受世界各國的重視，國內外各大集成電路設計公司和代工廠都把ESD問題提上了戰略高度。然而，ESD在不同工藝下的不可移植性和仿真的不準確性，使得ESD防護設計變得越來越艱難。ESD防護設計的關鍵在于在芯片的內部電路的端口集成片上加ESD防護單元，把ESD大電流旁路，使其不經過內部電路，并將電壓箝位在較低的水平。通過合理的ESD防護設計，可以大幅度提升IC產品抗ESD的能力，從而改善IC產品的可靠性。?

目前國內外使用最多的ESD保護結構是柵極接地的NMOS(GGNMOS),線路結構如圖1所示。其工作原理如圖2所示：當有正脈沖(即ESD能量)加在漏結和P型襯底形成的PN結上，該結進入反偏狀態，直到達到PN結的雪崩擊穿電壓為止。由于處于反偏狀態，在耗盡區會產生大量電子-空穴對，電子被漏極收集，而空穴被襯底收集。這樣，相對于接地的源極，溝道處的襯底電勢不斷上升。當局部電勢增加到足以使源極/襯底PN結發生正偏時，電子就從源極注入襯底，接著被漏極收集。此時，NMOS管內部寄生的雙極NPN管開啟。一旦雙極NPN管開啟，電壓就從較大的觸發電壓下降到較小的維持電壓。達到維持電壓后，ESD電流就由寄生雙極NPN管進行泄放，從而保護內部元器件。但是這種結構有個缺點，即必須先經過PN結的反向擊穿，達到一定程度后，寄生的NPN管才能導通并泄放ESD能量，這樣就會帶來一個時間上的延遲，在有些情況下并不能起到有效的ESD保護。?

發明內容

本發明所要解決的技術問題是：提供一種能夠縮短對靜電放電的響應時間，有效的保護內部電路的防靜電保護電路。?

本發明為解決上述技術問題采用以下技術方案：?

一種防靜電保護電路，包括由一個電阻和一個電容串聯而成的RC積分電路、一個PMOS管、第一~第二NMOS管、電源輸入端以及接地端，所述PMOS管的源極與背柵短接，第一NMOS管的源極與背柵短接，第二NMOS管的源極與背柵短接，所述電阻和電容的公共端、PMOS管的柵極、第一NMOS管的柵極共連接，所述PMOS管的漏極、第一NMOS管的漏極、第二NMOS管的柵極共連接，所述電阻的另一端、PMOS管的源極、第二NMOS管的漏極以及電源輸入端共連接，所述電容的另一端、第一NMOS管的源極、第二NMOS管的源極以及接地端共連接。

優選的，所述RC積分電路的RC積分常數為140~150納秒。?

優選的，所述第二NMOS管的結構為多指條并聯結構。?

優選的，所述第二NMOS管的溝道總寬度大于400?um。?

優選的，所述第二NMOS管漏端接觸孔到柵極的間距為5-8um。?

本發明采用以上技術方案與現有技術相比，具有以下技術效果：?