[發明專利]一種占空比矯正電路及調整其最大工作頻率的方法

在審

• 申請號: 201410392087.1
• 申請日: 2014-08-11
• 公開（公告）號: CN104158514A
• 公開（公告）日: 2014-11-19
• 發明（設計）人: 郭曉鋒;亞歷山大
• 申請（專利權）人: 西安華芯半導體有限公司
• 主分類號: H03K3/017
• 分類號: H03K3/017
• 代理公司: 西安智邦專利商標代理有限公司 61211
• 代理人: 楊引雪

技術領域

本發明涉及一種占空比矯正電路及調整占空比矯正電路最大工作頻率的方法。

背景技術

DCC(占空比矯正電路)廣泛應用于雙數據速率的SDRAM(同步動態隨機存儲器)和DLL(延遲鎖相環)等許多大規模集成高頻電路中，將時鐘的占空比調整為50％，使時鐘的上升沿和下降沿都可用于采樣數據，從而提高信號的傳輸速率。

如圖1所示，傳統的DCC由兩個相同的延遲鏈(DCC延遲鏈1和DCC延遲鏈2)、鑒相器、控制器和上升沿觸發電路組成。其工作原理是：輸入時鐘(時鐘000)通過兩個相同的延遲鏈得到時鐘360。將時鐘000和時鐘360輸入到鑒相器，受鑒相器輸出和控制器的控制，DCC延遲鏈1和DCC延遲鏈2會自動調整延遲時間，最終穩定到時鐘360上升沿和時鐘000的下個周期上升沿對齊，如圖2所示。達到穩態之后，由于時鐘000的上升沿和時鐘360的上升沿相差一個周期(t_clk)，故可知DCC延遲鏈1的輸出時鐘(時鐘180)的上升沿必然和時鐘000的上升沿相差半個周期。這樣，時鐘000和時鐘180經過上升沿觸發電路后，便可得到一個占空比50％的輸出時鐘信號。

設達到穩態后單個DCC延遲鏈的延遲時間為t_line，則可知

t_clk＝2t_line

即

fmax=1tclkmin=12×tlinemin]]>

上面公式中，f_max指最大工作頻率，t_clkmin指最小工作周期，t_linemin指單個DCC延遲鏈的最小傳輸時間。可以看出DCC的最大工作頻率受DCC延遲鏈的最小傳輸時間限制。

傳統的DCC電路由于結構的影響，其最大工作頻率受限于兩個延遲鏈的最小傳輸時間，不能滿足系統時鐘頻率越來越高的要求。

發明內容

本發明提出了一種新的DCC電路結構，在傳統電路結構的基礎上增加了可調的延遲單元，可以很好的調整DCC的最大工作頻率，使其不再受限于延遲鏈的最小傳輸時間。

本發明的具體技術解決方案如下：

該占空比矯正電路包括用于接收輸入時鐘信號的鑒相器和第一DCC延遲鏈，還包括用于接收輸入時鐘信號的第一延遲單元，以及設置在鑒相器之前對輸入時鐘信號進行延遲處理的第二延遲單元，第一DCC延遲鏈將經延遲的時鐘信號分別輸入至第二DCC延遲鏈和第三延遲單元；所述第一延遲單元和第三延遲單元將接收到的時鐘信號進行上升沿觸發后輸出。

所述第一延遲單元和第二延遲單元相同，且第一延遲單元和第二延遲單元的延時時間為第三延遲單元的2倍。

所述第一延遲單元和第三延遲單元是數字邏輯門或模擬充放電電路。

該調整占空比矯正電路最大工作頻率的方法，包括以下步驟：

1]處理輸入時鐘信號000

將輸入時鐘信號000通過兩個相同的延遲鏈得到時鐘360，同時對輸入時鐘信號000進行延時處理，延時時長為2τ；

2]鑒相器處理

獲取經步驟1處理所得的時鐘360和延時2τ的鐘信號000的相位差；

3]調整延遲

控制器根據步驟2中相位差，調整步驟1中兩個相同延遲鏈的延遲時間，調整至時鐘360上升沿和時鐘000的下個周期延遲2τ后的上升沿對齊，即調整完成；

4]調整至最大工作頻率

根據實際需要調整τ的大小，以達到最大工作頻率。

本發明的優點如下：

該占空比矯正電路的最高頻率可以調整延遲單元的延遲時間大小，不再受DCC延遲鏈最小傳輸時間的限制。

附圖說明

圖1為現有占空比矯正電路的原理示意圖；

圖2為現有占空比矯正電路的信號處理圖；