[發明專利]隧穿晶體管結構及其制造方法

有效

• 申請號: 201410378521.0
• 申請日: 2014-08-01
• 公開（公告）號: CN104201198B
• 公開（公告）日: 2017-04-05
• 發明（設計）人: 趙靜;楊喜超;張臣雄
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H01L29/739
• 分類號: H01L29/739;H01L29/423;H01L21/331
• 代理公司: 廣州三環專利代理有限公司44202
• 代理人: 郝傳鑫,熊永強

技術領域

本發明涉及一種隧穿晶體管結構及其制造方法。

背景技術

自第一塊集成電路誕生以來，集成電路技術一直沿著“摩爾規律”的軌跡發展，半導體器件的體積不斷減小。而由于傳統金屬氧化物半導體場效應晶體管(MOSFET)的亞閾值擺幅斜率受到熱電勢的限制而無法隨著器件尺寸的縮小而同步縮小，使得器件的泄露電流增大，整個芯片的功耗密度增大，嚴重阻礙了芯片在系統集成中的應用。因此，為了提高超大規模集成電路的性能并降低成本，一種隧穿場效應晶體管(TFET)應運而生。

隧穿場效應晶體管(TFET)本質上為一個有柵控的反偏PIN二極管，其源區和漏區的摻雜類型不同。對于N型隧穿場效應晶體管(TFET)來說，其中，N型摻雜為漏區，工作時加正向偏置。P型摻雜為源端，工作時加負向偏置。與金屬氧化物半導體場效應晶體管(MOSFET)相比，隧穿場效應晶體管(TFET)可以獲得更小的亞閾值擺幅(SS)，因此隧穿場效應晶體管(TFET)很適合用于低功耗應用。目前隧穿場效應晶體管(TFET)一般采用垂直隧穿，源極區域和溝道區域在柵極的作用下發生垂直隧穿，盡管這種方法可以增加隧穿幾率，但是并沒有增大隧穿面積，因而器件的開態電流并沒有增大。

發明內容

本發明的目的在于提供一種通過增加隧穿面積，從而提高器件開態電流的隧穿晶體管結構及其制造方法。

為了解決上述技術問題，本發明提供了一種隧穿晶體管結構，其包括襯底、硅條、漏極區域、以及依次疊加的源極區域、柵電介質層及柵極，所述硅條形成于所述襯底的一表面上，所述漏極區域形成于所述硅條的一端，所述源級區域朝向所述硅條的表面設有一個第一槽，所述硅條部分收容于所述第一槽內，所述源級區域與所述漏極區域不接觸，所述柵電介質層形成于所述源級區域上并部分包覆所述源極區域，所述柵極朝向所述柵電介質層的表面設有一個第二槽，并且所述柵電介質層部分收容于所述第二槽內，所述第二槽的橫截面形狀與所述第一槽的橫截面形狀相同，并且所述第二槽與所述第一槽的開口朝向相同，隧穿時，在所述第二槽的作用下，所述第一槽的槽壁上發生隧穿，形成隧穿電流。

其中，所述硅條為鰭條狀結構。

其中，所述第一槽及第二槽的橫截面形狀均為L型。

其中，所述第一槽及第二槽的橫截面形狀均為U型。

其中，所述硅條為納米線結構。

其中，所述第一槽及第二槽的橫截面形狀均為圓形。

其中，所述隧穿晶體管為N型隧穿晶體管，所述源級區域進行P型離子重摻雜，所述漏極區域進行N型離子重摻雜。

其中，所述隧穿晶體管為P型隧穿晶體管，所述源級區域進行N型離子重摻雜，所述漏極區域進行P型離子重摻雜。

其中，所述P型離子包括硼離子、鎵離子或銦離子中的至少一種，所述N型離子包括磷離子或砷離子中的至少一種。

相應地，本發明還提供了一種隧穿晶體管結構的制造方法，所述制造方法包括

提供襯底；

在所述襯底的一表面上形成一硅條；

在所述硅條一側形成漏極區域；

形成一源級區域，使得所述源級區域朝向所述硅條的表面形成有第一槽，并且所述硅條部分收容于所述第一槽內；

形成一柵電介質層，并使得形成的所述柵電介質層部分包覆所述源級區域；

形成一柵極，并使得形成的所述柵極朝向所述柵電介質層的表面形成第二槽，所述柵電介質層部分收容于所述第二槽中，所述第二槽的橫截面形狀與所述第一槽的橫截面形狀相同，且二者的開口朝向相同。

其中，在所述硅條一側形成漏極區域的步驟中，具體包括：

在所述硅條上形成第一層硬掩膜層并對所述第一層硬掩膜層進行刻蝕，形成一第一區域，且所述第一區域位于所述硅條的一側；

在所述第一區域上進行離子注入形成漏極區域。

其中，形成一源級區域，使得所述源級區域朝向所述硅條的表面形成有第一槽，并且所述硅條部分收容于所述第一槽內的步驟中，具體包括：

去除余下的所述第一層硬掩膜層，在所述硅條上形成一外延層；

在所述外延層表面沉積一第二層硬掩膜層，并對所述第二層硬掩膜層進行圖形化處理，形成一第二區域，并且所述第二區域位于所述硅條遠離所述襯底的一端上；

在所述第二區域上進行離子注入形成一源極區域，并且形成的所述源級區域朝向所述硅條的表面上形成一個第一槽。