[發明專利]嵌入在MOS器件中的鍺阻擋件

有效

• 申請號: 201410376999.X
• 申請日: 2014-08-01
• 公開（公告）號: CN104377199B
• 公開（公告）日: 2017-07-28
• 發明（設計）人: 郭紫微;李昆穆;宋學昌;李啟弘;李資良
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L29/78;H01L29/165;H01L21/336;H01L21/20
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,孫征

1.一種集成電路結構，包括：

半導體襯底；

柵疊件，位于所述半導體襯底的上方；

開口，延伸至所述半導體襯底內，其中，所述開口鄰近所述柵疊件；

第一硅鍺區，位于所述開口中，其中，所述第一硅鍺區具有第一鍺百分比；

第二硅鍺區，位于所述第一硅鍺區的上方，其中，所述第二硅鍺區的第二鍺百分比大于所述第一鍺百分比；以及

第三硅鍺區，位于所述第二硅鍺區的上方，其中，所述第三硅鍺區的第三鍺百分比小于所述第二鍺百分比；

其中，所述第一硅鍺區和所述第三硅鍺區中的每一個具有持續增加的鍺百分比，并且所述第一硅鍺區和所述第三硅鍺區中的每一個的上部的鍺百分比大于相應的下部中的鍺百分比。

2.根據權利要求1所述的集成電路結構，還包括：基本不含鍺的硅蓋，位于所述第三硅鍺區的上方。

3.根據權利要求2所述的集成電路結構，還包括：金屬硅化物區，位于所述硅蓋的上方并且與所述硅蓋接觸。

4.根據權利要求1所述的集成電路結構，其中，所述第二鍺百分比與所述第一鍺百分比之間的差大于10％。

5.根據權利要求1所述的集成電路結構，其中，所述第二鍺百分比與所述第三鍺百分比之間的差大于10％。

6.根據權利要求1所述的集成電路結構，還包括：金屬氧化物半導體(MOS)器件，其中，所述第二硅鍺區和所述硅鍺區形成所述金屬氧化物半導體器件的源/漏極區。

7.一種集成電路結構，包括：

半導體襯底；

柵疊件，位于所述半導體襯底的上方，其中，所述柵疊件包含在金屬氧化物半導體(MOS)器件中；

所述金屬氧化物半導體器件的源/漏極區，延伸至所述半導體襯底內，其中，所述源/漏極區包括：

第一硅鍺層，其中，所述第一硅鍺層具有第一鍺百分比；

第二硅鍺層，位于所述第一硅鍺層的上方，其中，所述第二硅鍺層的第二鍺百分比比所述第一鍺百分比大10％；以及

第三硅鍺層，位于所述第二硅鍺層的上方，其中，所述第三硅鍺層的第三鍺百分比比所述第二鍺百分比小10％；以及

金屬硅化物區，位于所述第三硅鍺層的上方并且電連接至所述第三硅鍺層；

其中，所述第一硅鍺層和所述第三硅鍺層中的每一個具有持續增加的鍺百分比，并且所述第一硅鍺層和所述第三硅鍺層中的每一個的上部的鍺百分比大于相應的下部中的鍺百分比。

8.根據權利要求7所述的集成電路結構，其中，所述第一硅鍺層和所述第二硅鍺層低于所述襯底和所述柵疊件之間的界面。

9.根據權利要求7所述的集成電路結構，其中，所述第二鍺百分比大于所述第一鍺百分比，并且所述第二鍺百分與所述第一鍺百分比之間的差介于10％至50％的范圍內。

10.根據權利要求7所述的集成電路結構，其中，鍺百分比在所述第一硅鍺層和所述第二硅鍺層之間的界面處發生急劇變化。

11.根據權利要求7所述的集成電路結構，其中，鍺百分比在所述第二硅鍺層和所述第三硅鍺層之間的界面處發生急劇變化。

12.根據權利要求7所述的集成電路結構，其中，所述第一硅鍺層的厚度介于1nm至10nm的范圍內。

13.根據權利要求7所述的集成電路結構，其中，所述第二硅鍺層的厚度介于1nm至10nm的范圍內。

14.一種形成集成電路結構的方法，包括：

在半導體襯底的上方形成柵疊件；

形成延伸至所述半導體襯底內的開口，其中，所述開口位于所述柵疊件的一側；

實施第一外延以在所述開口中生長第一硅鍺層，其中，所述第一硅鍺層具有第一鍺百分比；

實施第二外延以在所述第一硅鍺層的上方生長第二硅鍺層，其中，所述第二硅鍺層的第二鍺百分比大于所述第一鍺百分比；以及

實施第三外延以在所述第二硅鍺層的上方生長第三硅鍺層，其中，所述第三硅鍺層的第三鍺百分比小于所述第二鍺百分比；

其中，所述第一硅鍺層和所述第三硅鍺層中的每一個具有持續增加的鍺百分比，并且所述第一硅鍺層和所述第三硅鍺層中的每一個的上部的鍺百分比大于相應的下部中的鍺百分比。