[發明專利]一種新型上電復位電路

在審

• 申請號: 201410373318.4
• 申請日: 2014-07-30
• 公開（公告）號: CN104135255A
• 公開（公告）日: 2014-11-05
• 發明（設計）人: 楊潔;鄒江;彭僑
• 申請（專利權）人: 遵義師范學院
• 主分類號: H03K17/22
• 分類號: H03K17/22
• 代理公司: 北京路浩知識產權代理有限公司 11002
• 代理人: 谷慶紅

1.一種新型上電復位電路，包括基準電流源單元(101)、電流鏡單元(102)、延時單元(103)、掉電檢測單元(104)和觸發器單元(105)，其特征在于：所述基準電流源單元(101)、電流鏡單元(102)、延時單元(103)、掉電檢測單元(104)和觸發器單元(105)依次導線順序連接，所述基準電流源單元(101)的輸入端與電源連接，所述觸發器單元(105)的輸出端與復位控制輸入端連接，所述電流鏡單元(102)的輸出端還與掉電檢測單元(104)的輸入端連接，所述延時單元(103)的輸出端還與觸發器單元(105)的輸入端連接。

2.如權利要求1所述的新型上電復位電路，其特征在于：所述觸發器單元(105)為施密特觸發器單元。

3.如權利要求1所述的新型上電復位電路，其特征在于：所述基準電流源單元(101)包括電容C1，電阻R1，PMOS管MP1、MP2，NMOS管MN1～MN5，所述NMOS管MN4的柵極與NMOS管MN5的漏極連接后通過電容C1與電源VDD連接；所述PMOS管MP1和MP2的源級均與電源VDD連接，所述PMOS管MP1和MP2的柵極相連接后與NMOS管MN4的漏極連接，再與PMOS管MP2的漏極連接，所述NMOS管MN4的漏極與電流鏡單元(102)的輸入端連接；所述PMOS管MP1和MP2的漏級分別與NMOS管MN1、MN2的漏極連接，所述NMOS管MN1和MN2的柵極相連接后與NMOS管MN1的漏極連接，所述NMOS管MN1的源級與NMOS管MN3的漏極連接，所述NMOS管MN3的柵極和漏極連接后與NMOS管MN5的柵極連接，所述NMOS管MN2的源級經電阻R1與接地點VSS連接，所述NMOS管MN3、MN4、MN5的源級均與接地點VSS連接。

4.如權利要求1所述的新型上電復位電路，其特征在于：所述電流鏡單元(102)包括PMOS管MP3～MP6，NMOS管MN6～MN9，所述PMOS管MP3～MP6的源級均與電源VDD連接，所述PMOS管MP3的柵極與基準電流源單元(101)的輸出端連接，所述PMOS管MP3的漏極與NMOS管MN6的漏極連接，所述NMOS管MN6和MN7的柵極相連接后與NMOS管MN6的漏極連接，所述NMOS管MN7的漏極與PMOS管MP4的漏極連接，所述PMOS管MP4和MP5的柵極相連接后與PMOS管MP4的漏極連接，所述PMOS管MP5的漏極與NMOS管MN8的漏極連接，所述NMOS管MN8和MN9的柵極相連接后與NMOS管MN8的漏極連接，所述NMOS管MN8的漏極還與掉電檢測單元(104)的輸入端連接，所述NMOS管MN9的漏極與PMOS管MP6的漏極連接，所述PMOS管MP6的柵極與漏極相連接后與延時單元(103)的輸入端連接，所述NMOS管MN6～MN9的源級均與接地點VSS連接。

5.如權利要求1所述的新型上電復位電路，其特征在于：所述延時單元(103)包括PMOS管MP7和電容C2，所述PMOS管MP7的源級與電源VDD連接，柵極與電流鏡單元(102)的輸出端連接，PMOS管MP7的漏極經過電容C2與接地點VSS連接，所述PMOS管MP7的漏極還分別與掉電檢測單元(104)、觸發器單元(105)的輸入端連接。

6.如權利要求1所述的新型上電復位電路，其特征在于：所述掉電檢測單元(104)包括PMOS管MP8～MP9，NMOS管MN10，電阻R2和二極管D1；所述PMOS管MP8的源級分別與延時單元(103)的輸出端、觸發器單元(105)的輸入端連接，PMOS管MP8的柵極與NMOS管MN10的漏極連接后與PMOS管MP9的漏極連接，所述PMOS管MP9的源級與電源VDD連接，柵極經電阻R2與電源VDD連接，所述PMOS管MP9的柵極還與二極管D1的正極連接，所述二極管D1的負極與接地點VSS連接，所述PMOS管MP8的漏極和NMOS管MN10的源級均與接地點VSS連接。

7.如權利要求2所述的新型上電復位電路，其特征在于：所述觸發器單元(105)包括PMOS管MP10～MP13，NMOS管MN11～MN14，所述PMOS管MP10、MP13和NMOS管MN13的源級均與電源VDD連接，所述PMOS管MP10、MP11和NMOS管MN11、MN12的柵極相連接后與延時單元(103)和掉電檢測單元(104)的輸出端連接；所述PMOS管MP10的漏極與PMOS管MP11的源級連接后與PMOS管MP12的源級連接；所述PMOS管MP12的漏極與接地點VSS連接，PMOS管MP12的柵極與NMOS管MN13的柵極相連接后分別與PMOS管MP11的漏極、NMOS管MN11的漏極、PMOS管MP13的柵極和NMOS管MN14的柵極連接；所述NMOS管MN11的源級和NMOS管MN12的漏極連接后與NMOS管MN13的漏極連接，所述PMOS管MP13和NMOS管MN14的漏極連接后與復位控制輸入端連接，所述NMOS管MN12和MN14的源級與接地點VSS連接。