[發明專利]基于近似邏輯電路的軟錯誤屏蔽方法

有效

• 申請號: 201410372628.4
• 申請日: 2014-07-31
• 公開（公告）號: CN104376143B
• 公開（公告）日: 2018-01-09
• 發明（設計）人: 陶硯蘊;鄭建穎;朱忠奎;楊勇;張宇禎
• 申請（專利權）人: 蘇州大學
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 蘇州創元專利商標事務所有限公司32103
• 代理人: 陶海鋒

技術領域

本發明涉及一種軟錯誤屏蔽技術，具體涉及一種基于近似邏輯電路的軟錯誤屏蔽方法。

背景技術

大規模數字集成電路己成為電子系統設計的趨勢，隨著集成電路工藝向深亞微米甚至納米級發展，集成電路尺寸逐步縮小，其內部易發生單事件翻轉，這種瞬態、隨機、可恢復的錯誤稱為軟錯誤，電子器件發生軟錯誤的概率受輻射水平、存儲電荷及敏感源漏區域面積的影響。軟錯誤在存儲器中一直是極受關注的問題，而在組合邏輯電路中卻一直未得到足夠的重視，但隨著電路向高頻率、低功耗以及更小的噪聲容限發展，軟錯誤率在電路的組合邏輯部分不斷增高。在2011年時，電路的組合邏輯部分軟錯誤率已經與未防護的存儲器單元相當，軟錯誤問題已成為組合邏輯電路設計的重大問題。因此，迫切需要解決組合邏輯電路的容軟錯誤問題。對于多數片上系統而言，芯片內部資源有限，對容錯設計的功耗/面積開銷有一定的限制，因此，以極小的面積/能耗代價獲得最大的容錯性能是集成電路設計中的挑戰性問題。

研究人員針對門級容錯提出了兩種主要技術：錯誤檢測與恢復和錯誤屏蔽。在錯誤檢測與恢復方面，Mohanram提出了并發錯誤的檢測方法、Almukhaizim提出了基于熵驅動奇偶樹選擇的錯誤檢測方法等；盡管錯誤檢測與恢復技術更為常用，但它所需的額外鎖存器或觸發器電路使系統面對不斷增加的時鐘能耗問題和數據路徑亞穩態問題，而對于實時系統而言，只能采用錯誤屏蔽技術。有些研究為確保系統得到高容錯性能，仍然引入面積代價較高的容錯模型，如雙模比較和三模冗余(TMR)，它們都能夠達到100%的錯誤覆蓋，但是分別需要100%和200%的面積/功耗為懲罰性代價，國內有關容錯技術主要以TMR技術為主。為了減少開銷，Mohanram提出局部屏蔽TMR方法和Gomes等將TMR結合近似電路方法，雖然易于實現，但仍然有成本高、引入大量的空間冗余、靈活性差、抗共模干擾能力差等缺點，而空間冗余與集成電路的低功耗要求以及芯片新工藝發展相矛盾。基于演化硬件的容錯方法以進化電路特有的冗余特點和系統多樣性為基礎，克服了同構系統間錯誤相關而引起的相關失效問題，使容錯系統達到更高的可靠性，其關鍵點在于尋求電路復雜度與可靠性的均衡，如Thorsten等提出的基于負相關方法的容錯電路設計，通過引入負相關評價機制以減少電路錯誤相關性，增強容錯的魯棒性。但可擴展性問題一直是阻礙演化硬件應用于實際的最大障礙，也是基于演化硬件的容錯設計面臨的挑戰性難題。

在芯片尺寸不斷減小、電路軟錯誤率不斷提高的情況下，需要一種新的極小代價的軟錯誤屏蔽方法。近似電路是2008年起國際電路設計領域興起的研究熱點，近似邏輯電路概念最早由Lu提出，它是在給定電路描述的基礎上柔性地實現一個非精確電路，在近似電路研究中，Choudhury等、 Sierawski等、Clemente等以及Yuan等提出了多種近似電路模型，主要用于時序錯誤、邏輯錯誤的容錯，有些近似電路表達不具有擴展性；Shin等提出的近似電路適用于精度允許誤差的應用，例如圖像和音頻信號處理，這種電路并不能解決軟錯誤問題。

發明內容

本發明的發明目的是提供一種基于近似邏輯電路的軟錯誤屏蔽方法，以較低的面積/功耗代價換取與原電路功能接近的近似電路，并通過近似電路對原電路中的重要輸出位或易錯位進行屏蔽，忽略相對次要的輸出位，實現以低代價達到高錯誤覆蓋率的效果，滿足集成電路系統中有限資源限制下的高可靠性需求。

為達到上述發明目的，本發明采用的技術方案是：一種基于近似邏輯電路的軟錯誤屏蔽方法，包括如下步驟：

1）確定原電路需要邏輯錯誤屏蔽的空間和原電路近似的單向空間；

2）對實驗電路進行邏輯綜合，將得到的電路網表文件作為原電路形式；

3）在原電路基礎上進行近似電路的邏輯綜合，得到電路的多級邏輯函數：

（1）

其中，S為電路的全局邏輯函數，S₁, S₂… S_n-1為電路局部節點函數，每個節點函數為“乘積和”邏輯表達式，根據公式（1）創建電路樹，將電路的節點存儲于所述電路樹；

4）根據步驟3）中的多級邏輯函數對節點進行立方體開閉集選擇屬性的分配；

5）確定節點立方體的選擇屬性后，在非屏蔽空間中，選擇覆蓋較多最小項的立方體產生的近似電路；