[發(fā)明專利]溝槽型MOSFET的制作方法、溝槽型MOSFET及半導體器件

在審

• 申請?zhí)枺?/td>: 201410370501.9
• 申請日: 2014-07-30
• 公開（公告）號: CN105448720A
• 公開（公告）日: 2016-03-30
• 發(fā)明（設計）人: 黃晨
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/265;H01L29/78;H01L29/06
• 代理公司: 北京康信知識產(chǎn)權代理有限責任公司 11240
• 代理人: 吳貴明;張永明

技術領域

本申請涉及半導體集成電路的技術領域，具體而言，涉及一種溝槽型MOSFET的制作方法、溝槽型MOSFET及半導體器件。

背景技術

溝槽型MOSFET(金屬氧化物半導體場效應晶體管)是一種具有垂直導電溝道的器件，在溝槽型MOSFET處于導通的狀態(tài)下電流會垂直地從漏極端流向源極端。溝槽型MOSFET具有導通電阻較低、柵漏電流小、開關速率高等優(yōu)點，同時由于溝槽型MOSFET的導電溝道是垂直的，故可進一步提高其導電溝道的密度，減小芯片尺寸。因此，溝槽型MOSFET作為一種功率半導體器件，廣泛應用于電子設備、工藝控制及半導體照明等領域。

圖1至圖3示出了現(xiàn)有溝槽型MOSFET的制作方法的示意圖。該制作方法包括以下步驟：首先，在半導體基體10′的表面上形成掩膜層20′，并刻蝕掩膜層20′和半導體基體10′以在半導體基體10′中形成溝槽30′，進而形成如圖1所示的基體結(jié)構；然后，在溝槽30′的內(nèi)壁上形成柵氧化物層40′，進而形成如圖2所示的基體結(jié)構；最后，在溝槽30′之中、柵氧化物層40′之上沉積多晶硅以形成柵極50′，并去除掩膜層20′，進而形成如圖3所示的基體結(jié)構。其中，在形成掩膜層20′之前，還可以在半導體基體10′中靠近溝槽30′頂部的位置形成源極11′，在半導體基體10′中遠離溝槽30′的一側(cè)形成漏極13′。

上述制作方法所得溝槽型MOSFET中，由于溝槽的底部位置的電場強度較高，使得柵極與半導體基體之間容易產(chǎn)生漏電流，從而降低了溝槽型MOSFET的可靠性。同時，由于柵極和漏極之間的電容較高(級米勒電容較高)，導致電場的頻率特性降低，進而降低了溝槽型MOSFET器件的運行速度。針對上述問題，目前還沒有有效的解決方法。

發(fā)明內(nèi)容

本申請旨在提供一種溝槽型MOSFET的制作方法、溝槽型MOSFET及半導體器件，以提高溝槽型MOSFET的可靠性。

為了實現(xiàn)上述目的，本申請?zhí)峁┝艘环N溝槽型MOSFET的制作方法，該制作方法包括以下步驟：在半導體基體中形成溝槽；對溝槽進行離子注入以在溝槽底部的半導體基體中形成離子注入?yún)^(qū)，且注入離子的導電類型與半導體基體的導電類型相反；在溝槽中形成柵極結(jié)構。

進一步地，半導體基體為N型單晶硅，注入離子為硼離子。

進一步地，離子注入的步驟中，注入離子的劑量為5E+11～5E+12atoms/cm²，注入離子的能量為40～80KeV。

進一步地，離子注入的步驟中，注入離子的劑量為5E+12atoms/cm²，注入離子的能量為60KeV。

進一步地，在離子注入的步驟中，形成高度為溝槽高度的1/20～1/10的離子注入?yún)^(qū)。

進一步地，形成柵極結(jié)構的步驟包括：在溝槽的內(nèi)壁上形成柵氧化物層；在溝槽中、柵氧化物層上沉積多晶硅以形成柵極。

進一步地，形成溝槽的步驟包括：在半導體基體的表面上形成掩膜層，然后刻蝕掩膜層和半導體基體以形成溝槽；在形成柵極結(jié)構之后，去除掩膜層；

進一步地，在形成掩膜層之前，在半導體基體中靠近溝槽頂部的位置形成源極，在半導體基體中遠離溝槽的一側(cè)形成漏極。

本申請還提供了一種溝槽型MOSFET，該溝槽型MOSFET由本申請?zhí)峁┑纳鲜鲋谱鞣椒ㄖ谱鞫伞?/p>

本申請還提供了一種半導體器件，包括至少一個溝槽型MOSFET，該溝槽型MOSFET由本申請?zhí)峁┑纳鲜鲋谱鞣椒ㄖ谱鞫伞?/p>

應用本申請的技術方案，本申請通過先對溝槽進行離子注入以在溝槽底部的半導體基體中形成離子注入?yún)^(qū)，且注入離子的導電類型與半導體基體的導電類型相反，然后在溝槽中形成柵極結(jié)構，從而形成了溝槽型MOSFET。由于注入離子的導電類型與半導體基體的導電類型相反，因此該注入離子能夠降低溝槽底部位置的電場強度，并能夠?qū)⒏唠妶鰪姸葏^(qū)從溝槽底部位置轉(zhuǎn)移到離子注入?yún)^(qū)中遠離溝槽底部的位置，從而減少了柵極與半導體之間由于高電場強度導致的漏電流，進而提高了溝槽型MOSFET的可靠性。同時，柵極和漏極之間的米勒電容得以降低，從而提高了溝槽型MOSFET的運行速度。

附圖說明

構成本申請的一部分的說明書附圖用來提供對本申請的進一步理解，本申請的示意性實施例及其說明用于解釋本申請，并不構成對本申請的不當限定。在附圖中：

圖1示出了在現(xiàn)有溝槽型MOSFET的制作方法中，在半導體基體的表面上形成掩膜層，并刻蝕掩膜層和半導體基體以在半導體基體中形成溝槽后的剖面結(jié)構示意圖；