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[發明專利]半導體及其制造方法有效

專利信息
申請號: 201410365965.0 申請日: 2014-07-29
公開(公告)號: CN104347493B 公開(公告)日: 2017-05-03
發明(設計)人: R·G·菲立皮;E·卡爾塔利奧古魯;李偉健;王平川;張麗娟 申請(專利權)人: 國際商業機器公司
主分類號: H01L21/768 分類號: H01L21/768;H01L23/522;H01L23/532
代理公司: 中國國際貿易促進委員會專利商標事務所11038 代理人: 王莉莉
地址: 美國*** 國省代碼: 暫無信息
權利要求書: 查看更多 說明書: 查看更多
摘要:
搜索關鍵詞: 半導體 及其 制造 方法
【說明書】:

技術領域

發明總體上涉及半導體制造,更具體地講,涉及金屬蓋層和形成方法。

背景技術

集成電路(IC)通常是由多層的圖案化金屬線制造的,通過層間電介質相互電分離,在所選擇的位置包含通孔以提供各層的圖案化金屬線之間的電連接。隨著通過持續努力使這些集成電路的尺寸越來越小以提供提高的密度和性能(例如,通過提高器件速度并且在給定面積的芯片內提供更強的電路功能),互連線寬度尺寸變得越來越窄,這進而致使它們更容易受諸如電遷移的有害效應影響。

電遷移是表示由于單向或DC電流導通而導致構成互連材料的金屬原子(例如,銅或鋁)的質量傳輸現象的術語。更具體地講,電子電流與擴散的金屬原子發生碰撞,從而將它們推至電流行進的方向。在延長的時間段內,互連材料陽極端的金屬積聚顯著增加了該系統中的局部機械應力。這進而會導致分層、破裂、甚至從金屬線的金屬擠出,從而造成與相鄰互連件電短路。因為隨著線寬度尺寸的縮小,通過金屬線的相對電流密度持續增大,所以電遷移在集成電路設計中變得愈發更加明顯。

除了電遷移之外,諸如時間相關的電介質擊穿(TDBB)的其它因素也是半導體可靠性方面的因素。隨著臨界尺寸(CD)持續縮小,兩條金屬線之間的間隔也減小。此外,隨著CD縮小,也為襯墊沉積(liner deposition)提出了挑戰。襯墊覆蓋率(liner coverage)差將導致線材料(例如,銅)的擴散,擴散到與之相鄰的電介質層中。電介質層的破壞會造成互連件短路,從而致使IC有缺陷。遺憾的是,減輕電遷移采取的步驟會不利地影響TDDB。因此,期望的是,具有提高良率并且減少因電遷移和TDDB二者造成的缺陷的結構和方法。

發明內容

本發明的一個實施例提供了一種制造半導體結構的方法,所述方法包括:在多個金屬互連區域上沉積定向自組裝(DSA)材料;處理DSA材料以將所述DSA材料置于自組裝狀態;在所述半導體結構上形成多個金屬蓋區域;去除所述DSA材料;在所述半導體結構上沉積電介質蓋層。

本發明的另一個實施例提供了一種制造半導體結構的方法,所述方法包括:在襯底上形成隨機取向的材料,其中所述襯底具有至少一個互連區域,并且其中,所述隨機取向的材料包括多條隨機線,在相鄰隨機線之間有間隔;在相鄰隨機線的間隔中和所述互連區域上方,形成金屬蓋區域;去除所述隨機取向的材料;在所述金屬蓋區域和所述互連區域上方,形成電介質蓋層。

本發明的另一個實施例提供了一種半導體結構,所述半導體結構包括:半導體襯底;多個金屬互連區域,形成在所述半導體襯底上;多個隨機布置的金屬蓋區域,設置在所述多個金屬互連區域上;電介質蓋層,設置在所述多個金屬互連區域和所述多個隨機布置的金屬蓋區域上。

附圖說明

在考慮了下面結合了附圖(圖)的描述的情況下,本發明的結構、操作和優點將變得更加清楚。附圖旨在是示例性的,并非是限制。為了圖示清晰起見,一些附圖中的某些元件可以被省略、或者不按比例示出。為了圖示清晰起見,剖視圖可以是“片”或“近視剖視圖”的形式,省略了原本在“真實”剖視圖中會看到的某些背景線。

常常,在附圖的各種附圖(圖)中可以用類似的標號表示類似的元件,在這種情況下,通常最后兩位有效位可以是相同的,最高有效位是附圖(圖)的編號。此外,為了清晰起見,在某些附圖中可以省略相同的參考標號。

圖1A、圖1B和圖1C示出本發明的實施例的起始點的半導體結構的頂視圖和側視圖。

圖2A、圖2B和圖2C示出本發明的實施例的在沉積定向自組裝(DSA)材料的后續工藝步驟之后的半導體結構的頂視圖和側視圖。

圖3A、圖3B和圖3C示出本發明的實施例的在處理定向自組裝(DSA)材料的后續工藝步驟之后的半導體結構的頂視圖和側視圖。

圖4示出本發明的實施例的在處理定向自組裝(DSA)材料之后的實施例細節。

圖5A、圖5B和圖5C示出本發明的實施例的在形成金屬蓋區域的后續工藝步驟之后的半導體結構的頂視圖和側視圖。

圖6A、圖6B、圖6C和6D示出本發明的實施例的在去除DSA材料的后續工藝步驟之后的半導體結構的頂視圖和側視圖。

圖7示出本發明的實施例的在去除定向自組裝(DSA)材料之后的實施例細節。

圖8A、圖8B和圖8C示出本發明的實施例的在沉積電介質蓋層的后續工藝步驟之后的半導體結構的頂視圖和側視圖。

圖9是表明本發明的實施例的工藝步驟的流程圖。

具體實施方式

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