[發明專利]半導體結構的形成方法

有效

• 申請號: 201410363912.5
• 申請日: 2014-07-28
• 公開（公告）號: CN105336572B
• 公開（公告）日: 2018-06-01
• 發明（設計）人: 洪中山
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L21/033
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 應戰;駱蘇華

一種半導體結構的形成方法，包括：在襯底的部分表面形成犧牲層和位于所述犧牲層表面的第一掩膜層，第一掩膜層的表面具有第一粗糙度；去除第一掩膜層底部的部分犧牲層，使第一掩膜層懸空于襯底上方；之后，對第一掩膜層進行退火，使第一掩膜層的表面具有第二粗糙度，第二粗糙度小于第一粗糙度；之后，在襯底表面形成第二掩膜材料膜，第二掩膜材料膜包圍第一掩膜層，第二掩膜材料膜的表面高于或齊平于第一掩膜層的底部表面；刻蝕第二掩膜材料膜，直至暴露出襯底表面為止，并以第一掩膜層為掩膜，在第一掩膜層和襯底之間形成第二掩膜層；以第一掩膜層和第二掩膜層為掩膜刻蝕襯底。該半導體結構的形貌得到改善，提高所形成的半導體結構的尺寸精確度。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構的形成方法。

背景技術

隨著半導體技術的不斷進步，半導體器件的工藝節點正不斷減小，為了提高刻蝕形成的半導體結構尺寸精確，僅以光刻膠作為刻蝕工藝的掩膜，已不能滿足日益發展的技術需求。為了提高掩膜圖形的精確度和穩定性，現有技術會形成硬掩膜層(Hard Mask，簡稱HM)作為刻蝕掩膜。

圖1至圖3是現有技術形成硬掩膜層的過程的剖面結構示意圖。

請參考圖1，提供待刻蝕層100；在所述待刻蝕層100表面形成掩膜薄膜101。

請參考圖2，在所述掩膜薄膜101表面形成圖形化的光刻膠層102，所述光刻膠層102暴露出部分掩膜薄膜101表面。

請參考圖3，以所述光刻膠層102為掩膜，刻蝕所述掩膜薄膜101，直至暴露出待刻蝕層100表面為止，形成掩膜層101a。

所述掩膜薄膜101(請參考圖2)與待刻蝕層100的材料不同，使所述掩膜薄膜101與待刻蝕層100之間具有刻蝕選擇性，而且，所述掩膜層101的材料通常為氮化硅等硬度較高的材料，因此，在后續以所述掩膜層101a刻蝕待刻蝕層100時掩膜層101a受到的損傷較小，所述掩膜層101a的圖形穩定性較好。

然而，隨著半導體工藝節點的進一步減小，使得所形成的掩膜層形貌不良，容易導致以掩膜層刻蝕形成的半導體結構的尺寸形貌不精確。

發明內容

本發明解決的問題是提供一種半導體結構的形成方法，改善所形成的半導體結構的形貌，提高所形成的半導體結構的尺寸精確度。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供襯底；在襯底的部分表面形成犧牲層和第一掩膜層，所述第一掩膜層位于所述犧牲層表面，且所述第一掩膜層的表面具有第一粗糙度；去除所述第一掩膜層底部的部分犧牲層，使所述第一掩膜層懸空于襯底上方；在去除犧牲層之后，對所述第一掩膜層進行退火，使所述第一掩膜層的表面具有第二粗糙度，所述第二粗糙度小于第一粗糙度；在對所述第一掩膜層進行退火之后，在襯底表面形成第二掩膜材料膜，所述第二掩膜材料膜包圍所述第一掩膜層，所述第二掩膜材料膜的表面高于或齊平于所述第一掩膜層的底部表面；刻蝕所述第二掩膜材料膜，直至暴露出襯底表面為止，并以所述第一掩膜層為掩膜，在第一掩膜層和襯底之間形成第二掩膜層；以所述第一掩膜層和第二掩膜層為掩膜，刻蝕所述襯底。

可選的，所述退火工藝的工藝參數包括：退火氣體為氫氣、氮氣或惰性氣體中的一種或多種，溫度為650攝氏度～1200攝氏度，氣壓為5毫托～1大氣壓，時間為5秒～1小時。

可選的，所述退火工藝的次數為1次或多次。

可選的，所述犧牲層相對于第一掩膜層具有第一刻蝕選擇比，且所述第一刻蝕選擇比大于或等于4。

可選的，所述第二掩膜層相對于第一掩膜層具有第二刻蝕選擇比，且所述第二刻蝕選擇比大于或等于3。

可選的，所述犧牲層的材料為底層抗反射材料、碳、硅或氧化硅。