[發明專利]互連結構及其形成方法

有效

• 申請號: 201410363410.2
• 申請日: 2014-07-28
• 公開（公告）號: CN105336674B
• 公開（公告）日: 2018-03-30
• 發明（設計）人: 周鳴
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/532
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 高靜,駱蘇華

技術領域

本發明涉及半導體技術領域，尤其是涉及一種互連結構及其形成方法。

背景技術

隨著半導體技術發展，半導體器件的集成度不斷增加，半導體器件特征尺寸(Critical Dimension，CD)越來越小。

而隨著半導體器件特征尺寸的逐漸減小，互連結構之間寄生電容等原因而產生的RC延遲(RC delay)對半導體器件的影響越來越大。降低互連結構中介質層材料的K值是有效降低RC延遲效應的方法。近年來，半導體器件的后段制備工藝(Back End of The Line，BEOL)常采用低K介電常數(Low K，LK)材料(K＜3)和超低K介電常數(Ultra Low K，ULK)材料，以減小RC延遲問題。

現有的互連結構的形成工藝包括：

參考圖1所示，先在基底10上形成采用含N的碳氧化硅(NDC)等材料形成的絕緣層11，之后在絕緣層11上形成采用低K介電材料的介質層12；在所述介質層12上形成硬掩膜13后，以硬掩膜13為掩膜刻蝕介質層12以及絕緣層11，在介質層12和絕緣層11內形成露出基底10的通孔14，接著參考圖2所示，在通孔內填充導電材料，并采用化學機械研磨等工藝，去除所述介質層12上多余的導電材料和硬掩膜13，在所述介質層12內形成導電插塞16。

此外，繼續參考圖1所示，現有的低K介電材料多為多孔的稀疏材料，直接在絕緣層11上形成介質層12，容易導致介質層12與絕緣層11之間粘度較低。為此，在絕緣層11與介質層12之間通常形成氧化硅層15等低K介電材料作為粘附層，以提高絕緣層11與介質層12之間的結合強度。

但實際操作過程中，互連結構的性能仍需要進一步提高，結合參考圖3所示的電鏡圖，現有技術互連結構中，在刻蝕所述絕緣層11、粘附層15和介質層12后形成的通孔時，通孔的側壁17的平滑度較差，影響通孔的形貌，進而影響了通孔17內形成的導電插塞的性能。

發明內容

本發明解決的問題是提供一種互連結構及其形成方法，以提高介質層和基底之間的結合強度，進而優化刻蝕所述介質層后形成的通孔側壁的形貌。

為解決上述問題，本發明提供一種互連結構的形成方法包括：

提供基底；

采用硅源和氧源氣體對基底進行等離子體處理，在所述基底上形成等離子體增強硅氧化物粘附層；

在等離子體增強硅氧化物粘附層上形成介質層；

刻蝕所述介質層和等離子體增強硅氧化物粘附層，在所述介質層和等離子體增強硅氧化物粘附層內形成通孔；

向所述通孔內填充導電材料，以形成導電插塞。

可選地，所述采用硅源和氧源氣體對基底進行等離子體處理的步驟包括：

采用SiH₄作為硅源氣體、N₂O作為氧源氣體對基底進行等離子體處理，

或者，

以SiH₄作為述硅源氣體，以O₂或O₃中的一種或多種作為氧源氣體，同時采用N2對基底進行等離子體處理。

可選地，所述硅源氣體與氧源氣體的流量比為1:1～1:3。

可選地，所述等離子體處理的步驟包括：功率為100～5000W，氣壓為0.01～10torr，硅源氣體的流量為100～5000sccm，氧源氣體的流量為100～5000sccm。

可選地，以SiH₄作為述硅源氣體，以O₂或O₃中的一種或多種作為氧源氣體，同時采用N₂對基底進行等離子體處理，所述等離子體處理的步驟包括：功率為100～5000W，氣壓為0.01～10torr，硅源氣體的流量為100～5000sccm，氧源氣體的流量為100～5000sccm，N2的流量為100～5000sccm。

可選地，所述等離子體增強硅氧化物粘附層的厚度為

可選地，在形成所述等離子體增強硅氧化物粘附層后，形成所述介質層前，在所述等離子體增強硅氧化物粘附層上形成第一粘附輔助層，所述第一粘附輔助層為采用八甲基苯環化四硅氧烷形成的SiOCH層。

可選地，所述第一粘附輔助層的厚度為

可選地，在形成所述第一粘附輔助層后，形成所述介質層前，所述互連結構的形成方法還包括在所述第一粘附輔助層上形成第二粘附輔助層，所述第二粘附輔助層為SiOCH層。