[發明專利]淺溝槽隔離工藝

有效

• 申請號: 201410357183.2
• 申請日: 2014-07-25
• 公開（公告）號: CN104078412B
• 公開（公告）日: 2017-03-01
• 發明（設計）人: 鮑宇
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙)31275
• 代理人: 吳世華,林彥之

技術領域

本發明涉及一種集成電路工藝制造技術，尤其涉及一種淺溝槽隔離工藝。

背景技術

隨著半導體工藝進入深亞微米時代，0.18微米以下的元件(例如CMOS集成電路的有源區之間)大多采用淺溝槽隔離結構(STI)進行橫向隔離來制作。集成電路包括許多形成在半導體襯底上的晶體管，一般來說，晶體管是通過絕緣或隔離結構而彼此間隔開。通常用來形成隔離結構的工藝是淺溝槽隔離(shallow?trench?isolation，簡稱STI)工藝。

用STI做隔離的器件，一般對STI的漏電的要求都非常高，而STI頂部邊緣凹陷的形貌是影響STI邊緣漏電的一個重要因素。當STI頂部邊緣凹陷變深的時候，會對后期的許多工藝造成影響。例如，在進行多晶硅刻蝕的時候，由于STI頂部邊緣凹陷較深，很難將凹陷內的多晶硅刻蝕干凈，從而造成STI邊緣漏電；在硅化物生長工藝中，如果STI頂部邊緣凹陷較深，硅化物則會沿著有源區邊緣往下生長，產生漏電。

淺溝槽隔離結構作為一種器件隔離技術，其具體工藝包括：參考圖1，提供襯底101；參考圖2，在所述襯底101上形成氮化硅層103；參考圖3，形成貫穿所述氮化硅層103的開口105，所述開口105具有與界定出有源區的隔離結構對應的形狀；參考圖4，以包含開口105的氮化硅層103為掩模，刻蝕襯底101以形成隔離溝槽107；參考圖5，在圖4中隔離溝槽107和開口105內以及開口兩側的氮化硅層103表面沉積氧化硅材料109，所述氧化硅材料109填充滿隔離溝槽107和開口105并覆蓋開口105兩側的氮化硅層103；參考圖6，通過CMP工藝去除圖5中氮化硅層103上多余的氧化硅材料109；參考圖7，通過濕法刻蝕工藝去除氮化硅層103，形成淺溝槽隔離結構111；參考圖8，淺溝槽隔離結構111因圖7中濕法刻蝕工藝導致邊緣形成凹陷112。

然而，通過上述工藝形成的淺溝槽隔離結構111時，尤其是采用濕法刻蝕工藝去除氮化硅層時，易在所形成的淺溝槽隔離結構111的邊緣形成較深的凹陷，導致淺溝槽隔離結構111的隔離性能不佳，包括淺溝槽隔離結構111的半導體器件易發生漏電，嚴重影響了包含淺溝槽隔離結構111的半導體器件的穩定性。

因此，如何減少淺溝槽隔離結構111邊緣的凹陷，提高所形成淺溝槽隔離結構的隔離性能，成為本領域技術人員亟待解決的問題。

發明內容

本發明的目的是提供了一種淺溝槽隔離工藝，可以避免所形成的淺溝槽隔離結構在其邊緣處出現凹槽，提高所形成半導體器件的電學性能。

為解決上述問題，本發明提供一種淺溝槽隔離工藝，包括：

步驟S01：提供一半導體襯底，且在所述襯底上形成第一硬質掩膜層，所述第一硬質掩膜層內形成暴露出所述襯底的開口；

步驟S02：在所述開口的側壁表面形成有氧化物側墻，對所述開口兩側的氧化物側墻進行刻蝕，使所述開口的邊緣呈圓弧狀；

步驟S03：在所述氧化物側墻表面形成有第二硬質掩膜層；

步驟S04：采用刻蝕工藝在所述襯底中形成隔離溝槽；其中，所述隔離溝槽的底部位于所述襯底中；

步驟S05：對所述第二硬質掩膜層進行回刻，且在所述隔離溝槽側壁、底部表面形成內襯層；

步驟S06：沉積隔離介質層充滿所述隔離溝槽并覆蓋所述第一硬質掩膜層的表面，并對所述隔離介質層進行平坦化工藝至剩余的第一硬質掩膜層的表面；

步驟S07：采用刻蝕工藝去除所述第一硬質掩膜層，以形成淺溝槽隔離結構。

優選為，所述氧化物側墻的材質為氧化硅，且所述氧化物側墻的寬度大于

優選為，所述第二硬質掩膜層的材質為無定形碳，且所述第二硬質掩膜層的厚度大于

優選為，所述氧化物側墻的密度不小于所述隔離介質層的密度。

優選為，所述第一硬質掩膜層為單層結構且厚度大于所述第一硬質掩膜層的材料為多晶硅、氮化硅或氮化硼其中的一種。

優選為，對所述第二硬質掩膜層進行回刻的方法為干法刻蝕。

優選為，所述隔離介質層的材質為氧化硅。

優選為，所述步驟S06中，采用化學氣相沉積工藝將所述隔離介質層填滿所述隔離溝槽并覆蓋所述第一硬質掩膜層的表面。

優選為，所述步驟S06中，所述隔離溝槽中所述隔離介質層的上表面與所述第一硬質掩膜層表面平齊。

優選為，在步驟S04中，所述的刻蝕工藝為等離子刻蝕工藝。